应用于Cache的65nm高速SRAM设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 半导体存储器及SRAM介绍 | 第8-10页 |
| 1.2 高速SRAM设计方法概述 | 第10-11页 |
| 1.3 本文主要工作和文章组织结构 | 第11-12页 |
| 第二章 存储单元及阵列设计 | 第12-32页 |
| 2.1 SRAM基本原理 | 第12-19页 |
| 2.1.1 SRAM结构和数据操作机制 | 第12-13页 |
| 2.1.2 存储单元工作原理 | 第13-14页 |
| 2.1.3 存储单元失效机制 | 第14-17页 |
| 2.1.4 存储单元静态噪声容限 | 第17-19页 |
| 2.2 存储单元设计与优化 | 第19-28页 |
| 2.2.1 主要存储单元类型 | 第19-20页 |
| 2.2.2 八管存储单元的优化分析 | 第20-24页 |
| 2.2.3 八管和六管单元分析比较 | 第24-28页 |
| 2.3 存储阵列设计与优化 | 第28-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第三章 外围电路设计 | 第32-57页 |
| 3.1 多阈值电路 | 第32-35页 |
| 3.2 译码电路设计与优化 | 第35-43页 |
| 3.2.1 逻辑功效 | 第35-37页 |
| 3.2.2 译码电路 | 第37-42页 |
| 3.2.3 其它实现快速译码的电路 | 第42-43页 |
| 3.3 字线驱动电路 | 第43-48页 |
| 3.3.1 常用字线驱动电路 | 第44-45页 |
| 3.3.2 字线电压对SRAM的影响 | 第45-46页 |
| 3.3.3 非对称逻辑门（偏斜门） | 第46-48页 |
| 3.4 SRAM时钟电路 | 第48-54页 |
| 3.4.1 时钟输入电路 | 第48-51页 |
| 3.4.2 写时钟电路 | 第51-53页 |
| 3.4.3 读时钟电路 | 第53-54页 |
| 3.5 其它外围电路 | 第54-56页 |
| 3.5.1 数据输入电路 | 第54-55页 |
| 3.5.2 数据输出电路 | 第55页 |
| 3.5.3 位线预充电电路 | 第55-56页 |
| 3.5.4 预充信号产生电路 | 第56页 |
| 3.6 本章小结 | 第56-57页 |
| 第四章 整体电路版图及仿真结果 | 第57-63页 |
| 4.1 电路版图设计 | 第57-58页 |
| 4.2 整体电路仿真 | 第58-62页 |
| 4.2.1 读写仿真 | 第58-61页 |
| 4.2.2 最小电压仿真 | 第61页 |
| 4.2.3 全PVT仿真 | 第61-62页 |
| 4.3 本章小结 | 第62-63页 |
| 第五章 总结与展望 | 第63-65页 |
| 5.1 论文总结 | 第63-64页 |
| 5.2 工作展望 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 攻读硕士期间发表的论文 | 第69-70页 |
| 致谢 | 第70-71页 |
