| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第7-11页 |
| 1.1 研究背景及意义 | 第7页 |
| 1.2 频率合成技术简述 | 第7-9页 |
| 1.2.1 直接式频率合成 | 第7-8页 |
| 1.2.2 锁相式频率合成 | 第8页 |
| 1.2.3 直接数字式频率合成 | 第8-9页 |
| 1.3 频率合成器国内外研究现状 | 第9-10页 |
| 1.4 本文主要内容 | 第10-11页 |
| 2 频率合成器理论基础 | 第11-29页 |
| 2.1 频率合成器主要技术指标 | 第11-12页 |
| 2.2 锁相式频率合成器电路原理 | 第12-22页 |
| 2.2.1 鉴相器 | 第12-14页 |
| 2.2.2 环路滤波器 | 第14-18页 |
| 2.2.3 压控振荡器 | 第18-19页 |
| 2.2.4 锁相环实现过程 | 第19-20页 |
| 2.2.5 锁相环噪声分析 | 第20-22页 |
| 2.2.6 锁相环杂散分析 | 第22页 |
| 2.3 直接数字频率合成电路原理 | 第22-29页 |
| 2.3.1 DDS的基本结构 | 第22-25页 |
| 2.3.2 DDS输出频谱 | 第25-28页 |
| 2.3.3 DDS的性能特点 | 第28-29页 |
| 3 几种常用频率合成器方案分析 | 第29-36页 |
| 3.1 双环频率合成器 | 第29-30页 |
| 3.2 小数分频频率合成器 | 第30-31页 |
| 3.3 DDS+DS频率合成方案 | 第31-32页 |
| 3.4 DDS+PLL频率合成方案 | 第32-36页 |
| 3.4.1 DDS激励PLL的频率合成 | 第32-33页 |
| 3.4.2 环外插入混频器的DDS+PLL频率合成 | 第33-34页 |
| 3.4.3 环内插入混频器的DDS+PLL频率合成 | 第34-36页 |
| 4 小步进Ku波段低相噪低杂散频率合成方案设计 | 第36-60页 |
| 4.1 整体方案可行性设计 | 第36-38页 |
| 4.1.1 参考信号源方案 | 第36-37页 |
| 4.1.2 本振方案设计 | 第37-38页 |
| 4.2 频率合成器输出频率范围 | 第38-39页 |
| 4.3 频率合成器步进分析 | 第39页 |
| 4.4 频率合成器相位噪声分析 | 第39-41页 |
| 4.5 频率合成器杂散分析 | 第41-43页 |
| 4.6 器件选择 | 第43-48页 |
| 4.6.1 器件选择 | 第43-44页 |
| 4.6.2 器件介绍 | 第44-48页 |
| 4.7 电路仿真设计 | 第48-55页 |
| 4.7.1 参考信号源电路仿真 | 第48-50页 |
| 4.7.2 本振电路仿真 | 第50-55页 |
| 4.8 频率控制的实现 | 第55-57页 |
| 4.9 电磁兼容设计 | 第57-59页 |
| 4.10 系统详细框图 | 第59-60页 |
| 5 频率合成器电路设计与测试 | 第60-72页 |
| 5.1 电路和结构设计 | 第60-66页 |
| 5.1.1 参考信号源电路和结构设计 | 第61-63页 |
| 5.1.2 本振电路和结构设计 | 第63-65页 |
| 5.1.3 调试方法与步骤 | 第65-66页 |
| 5.2 测试与数据分析 | 第66-72页 |
| 5.2.1 测试条件 | 第66-67页 |
| 5.2.2 输出频点测试分析 | 第67-68页 |
| 5.2.3 相位噪声测试分析 | 第68-70页 |
| 5.2.4 杂散测试分析 | 第70-72页 |
| 总结 | 第72-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-77页 |