步进频率连续波雷达信号处理硬件设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景及意义 | 第15-17页 |
| 1.2 论文内容安排 | 第17-19页 |
| 第二章 雷达信号处理机硬件设计 | 第19-49页 |
| 2.1 设计要求概述 | 第19-20页 |
| 2.2 硬件结构设计 | 第20-21页 |
| 2.3 模块电路设计 | 第21-48页 |
| 2.3.1 芯片选型 | 第21-29页 |
| 2.3.2 FPGA电路设计 | 第29-32页 |
| 2.3.3 DSP电路设计 | 第32-35页 |
| 2.3.4 复位控制电路设计 | 第35-36页 |
| 2.3.5 时钟管理电路设计 | 第36-39页 |
| 2.3.6 电源管理电路设计 | 第39-43页 |
| 2.3.7 ADC电路设计 | 第43-44页 |
| 2.3.8 存储器电路设计 | 第44-45页 |
| 2.3.9 通信接口电路设计 | 第45-48页 |
| 2.4 本章小结 | 第48-49页 |
| 第三章 雷达信号处理机软件设计 | 第49-79页 |
| 3.1 软件架构设计 | 第49页 |
| 3.2 模块软件设计 | 第49-77页 |
| 3.2.1 时钟和复位管理模块 | 第49-51页 |
| 3.2.2 数字下变频模块 | 第51-56页 |
| 3.2.3 加窗FFT模块 | 第56-62页 |
| 3.2.4 链路口通信模块 | 第62-66页 |
| 3.2.5 异步串口通信接收模块 | 第66-67页 |
| 3.2.6 以太网通信模块 | 第67-77页 |
| 3.3 本章小结 | 第77-79页 |
| 第四章 调试与测试 | 第79-89页 |
| 4.1 信号预处理信息流测试 | 第79-84页 |
| 4.1.1 A/D模块测试 | 第79-80页 |
| 4.1.2 DDC模块测试 | 第80-81页 |
| 4.1.3 加窗FFT模块测试 | 第81-83页 |
| 4.1.4 LINK通信模块发送数据测试 | 第83-84页 |
| 4.2 处理数据上传信息流测试 | 第84-87页 |
| 4.2.1 LINK通信模块接收数据测试 | 第85-86页 |
| 4.2.2 太网通信模块发送数据测试 | 第86-87页 |
| 4.3 指令接收信息流测试 | 第87页 |
| 4.4 本章小结 | 第87-89页 |
| 第五章 总结与展望 | 第89-91页 |
| 附录A 信号处理系统实物图 | 第91-93页 |
| 附录B 信号处理系统PCB布局布线图 | 第93-95页 |
| 参考文献 | 第95-97页 |
| 致谢 | 第97-99页 |
| 作者简介 | 第99-100页 |
