基于FPGA的高速8B/10B编解码电路设计
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 课题主要研究内容及意义 | 第11页 |
| 1.4 论文的内容 | 第11-13页 |
| 第二章 FPGA设计规则 | 第13-21页 |
| 2.1 FPGA的工作原理 | 第13页 |
| 2.2 FPGA芯片构成 | 第13-15页 |
| 2.2.1 IOB单元 | 第14页 |
| 2.2.2 可配置逻辑块 | 第14页 |
| 2.2.3 内嵌功能单元 | 第14-15页 |
| 2.2.4 布线资源 | 第15页 |
| 2.3 FPGA开发流程 | 第15-17页 |
| 2.3.1 项目分析及模块划分 | 第16页 |
| 2.3.2 设计输入与综合优化 | 第16页 |
| 2.3.3 设计仿真和实现 | 第16-17页 |
| 2.3.4 板级调试 | 第17页 |
| 2.4 FPGA的设计技巧 | 第17-20页 |
| 2.4.1 速度与面积互换原则 | 第17-18页 |
| 2.4.2 乒乓操作 | 第18-19页 |
| 2.4.3 串并转换 | 第19页 |
| 2.4.4 流水线操作 | 第19页 |
| 2.4.5 模块化设计 | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 第三章 8B10B编解码规范 | 第21-30页 |
| 3.1 8B/10B编解码的表示形式 | 第21-22页 |
| 3.2 编解码的映射关系 | 第22-24页 |
| 3.3 5B/6B和3B/4B的编解码映射关系 | 第24-28页 |
| 3.4 不均等性和模块极性 | 第28页 |
| 3.5 编解码的违规处理 | 第28-29页 |
| 3.6 本章小结 | 第29-30页 |
| 第四章 高速8B/10B编解码电路设计 | 第30-47页 |
| 4.1 高速8B/10B编解码电路设计原理 | 第30-33页 |
| 4.1.1 高速8B/10B编码电路设计原理 | 第30-32页 |
| 4.1.2 高速8B/10B解码电路设计原理 | 第32-33页 |
| 4.2 高速8B/10B编码电路设计 | 第33-39页 |
| 4.2.1 编码模块设计 | 第33-34页 |
| 4.2.2 极性判断模块设计 | 第34-36页 |
| 4.2.3 均衡检测控制输出模块设计 | 第36-37页 |
| 4.2.4 编码电路的实现 | 第37-39页 |
| 4.3 高速8B/10B解码电路设计 | 第39-46页 |
| 4.3.1 控制字符检测模块 | 第39页 |
| 4.3.2 解码模块设计 | 第39-40页 |
| 4.3.3 极性检测模块设计 | 第40-43页 |
| 4.3.4 违规检测模块设计 | 第43-44页 |
| 4.3.5 解码电路的实现 | 第44-46页 |
| 4.4 本章小结 | 第46-47页 |
| 第五章 编解码电路实验 | 第47-53页 |
| 5.1 电路占用资源及运行频率 | 第47-48页 |
| 5.2 电路仿真 | 第48-49页 |
| 5.3 编解码电路的功能验证 | 第49-52页 |
| 5.3.1 编码电路验证 | 第51-52页 |
| 5.3.2 解码电路验证 | 第52页 |
| 5.4 本章小结 | 第52-53页 |
| 第六章 总结与展望 | 第53-54页 |
| 6.1 总结 | 第53页 |
| 6.2 展望 | 第53-54页 |
| 参考文献 | 第54-56页 |
| 致谢 | 第56-57页 |
| 攻读硕士学位期间申请的专利 | 第57页 |
