多通道数字信道化接收机技术研究与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第11-16页 |
| 1.1 课题背景与意义 | 第11-12页 |
| 1.2 数字信道化接收机国内外研究发展现状 | 第12-14页 |
| 1.3 主要研究内容及结构安排 | 第14-16页 |
| 第2章 多通道数字信道化关键技术 | 第16-29页 |
| 2.1 基于多相滤波的数字信道化结构 | 第16-19页 |
| 2.1.1 信道化接收机的原理和模型 | 第16-18页 |
| 2.1.2 信道划分方式 | 第18-19页 |
| 2.1.3 数字信道化算法仿真 | 第19页 |
| 2.2 滤波器设计及数字信道化处理增益 | 第19-23页 |
| 2.3 基于动态阈值的信号检测 | 第23-25页 |
| 2.3.1 基于幅度自相关的检测方法与门限确定 | 第23-24页 |
| 2.3.2 自相关检测方法性能分析 | 第24-25页 |
| 2.4 信道判决 | 第25-26页 |
| 2.5 脉冲宽度估计与到达时间估计 | 第26-27页 |
| 2.6 信号相位差测量 | 第27-28页 |
| 2.7 本章小结 | 第28-29页 |
| 第3章 数字信道化接收机脉内调制类型识别 | 第29-37页 |
| 3.1 调相信号特征分析与识别 | 第29-32页 |
| 3.1.1 调相信号的特征分析 | 第29-30页 |
| 3.1.2 调相信号的识别 | 第30-32页 |
| 3.2 调频信号特征分析与识别 | 第32-35页 |
| 3.2.1 调频信号的特征分析 | 第32-33页 |
| 3.2.2 调频信号的识别 | 第33-35页 |
| 3.3 脉内调制类型识别概率 | 第35-36页 |
| 3.4 本章小结 | 第36-37页 |
| 第4章 多通道数字信道化接收机的实现 | 第37-58页 |
| 4.1 系统整体设计 | 第37-38页 |
| 4.2 ADC芯片选择与同步 | 第38-40页 |
| 4.3 数字信道化的FPGA软件设计 | 第40-44页 |
| 4.3.1 高速数据传输 | 第40页 |
| 4.3.2 多相滤波模块 | 第40-42页 |
| 4.3.3 IFFT模块 | 第42-44页 |
| 4.3.4 数字信道化仿真分析 | 第44页 |
| 4.4 信号检测与参数提取模块的FPGA软件设计 | 第44-51页 |
| 4.4.1 CORDIC算法模块 | 第45页 |
| 4.4.2 基于幅度自相关累加的检波算法模块 | 第45-46页 |
| 4.4.3 信号带宽的测量 | 第46-50页 |
| 4.4.4 通道间相位差测量 | 第50-51页 |
| 4.5 同时到达信号处理 | 第51-53页 |
| 4.6 脉内调制类型识别的FPGA软件设计 | 第53-55页 |
| 4.6.1 PSK信号识别流程 | 第53页 |
| 4.6.2 调频信号识别流程 | 第53-55页 |
| 4.7 脉冲描述字组帧的FPGA软件设计 | 第55-56页 |
| 4.8 FPGA资源使用情况 | 第56-57页 |
| 4.9 本章小结 | 第57-58页 |
| 第5章 系统测试与结果分析 | 第58-67页 |
| 5.1 系统环境测试 | 第58页 |
| 5.2 ADC性能测试 | 第58-61页 |
| 5.3 FPGA软件测试 | 第61-65页 |
| 5.3.1 参数提取测试 | 第61页 |
| 5.3.2 通道间相位差测试 | 第61-63页 |
| 5.3.3 脉内调制类型识别测试 | 第63-65页 |
| 5.4 数据传输测试 | 第65页 |
| 5.5 本章小结 | 第65-67页 |
| 结论 | 第67-68页 |
| 参考文献 | 第68-72页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第72-73页 |
| 致谢 | 第73页 |
