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JL01型数据记录仪的研制

摘要第4-5页
Abstract第5页
图清单第9-12页
表清单第12-13页
缩略词第13-14页
第一章 绪论第14-17页
    1.1 引言第14页
    1.2 数据记录仪的国内外研究现状及分析第14-15页
    1.3 研究背景及意义第15-16页
    1.4 论文主要研究内容和章节安排第16-17页
第二章 大容量数据仪设计基础理论第17-21页
    2.1 FPGA 简介第17页
    2.2 硬件描述语言 Verilog HDL 简介第17-18页
    2.3 数据记录仪系统开发工具的简介第18页
    2.4 Hamming码算法第18-20页
    2.5 本章小结第20-21页
第三章 数据记录仪总体方案设计第21-28页
    3.1 主要功能及技术指标第21-22页
        3.1.1 主要功能第21页
        3.1.2 技术指标第21-22页
    3.2 方案设计第22-23页
        3.2.1 总体方案第22页
        3.2.2 接口模块第22页
        3.2.3 存储模块第22-23页
        3.2.4 控制模块第23页
        3.2.5 数据下载及处理第23页
    3.3 主要器件选择第23-27页
        3.3.1 控制器件的选择第23-24页
        3.3.2 存储芯片的选择第24-27页
    3.4 系统工作原理第27页
    3.5 本章小结第27-28页
第四章 数据记录仪的硬件电路设计第28-35页
    4.1 电源电路第28-29页
    4.2 RS232 接口电路第29-30页
        4.2.1 RS232 接口电气特性第29页
        4.2.2 RS232 接口电路第29-30页
    4.3 配置电路第30-31页
        4.3.1 JTAG 接口电路第30页
        4.3.2 AS 接口电路第30-31页
    4.4 USB 卸载电路第31-32页
    4.5 存储模块硬件电路第32-33页
    4.6 SDRAM 硬件电路第33页
    4.7 FPGA 芯片硬件电路第33-34页
    4.8 本章小结第34-35页
第五章 存储模块设计第35-51页
    5.1 RS232 操作的实现与仿真第35-38页
        5.1.1 发送接收模块的实现第35-37页
        5.1.2 RS232 接口模块第37-38页
    5.2 双 SDRAM 乒乓缓存模块设计第38-39页
    5.3 复位操作第39-40页
    5.4 读 ID 操作第40-42页
    5.5 读操作第42-45页
    5.6 擦除写操作第45-50页
    5.7 本章小结第50-51页
第六章 坏块管理第51-71页
    6.1 坏块管理的意义第51-52页
    6.2 链表结构第52页
    6.3 坏块的动态管理设计思想第52-54页
    6.4 坏块管理功能的实现第54-60页
        6.4.1 创建初始坏块表第54-55页
        6.4.2 更新坏块表第55-57页
        6.4.3 坏块查询模块第57-58页
        6.4.4 坏块替换第58页
        6.4.5 页拷贝编程操作第58-60页
    6.5 ECC 校验的实现第60-70页
        6.5.1 ECC 生成模块第60-61页
        6.5.2 错误定位模块第61-64页
        6.5.3 ECC 有限控制逻辑模块第64-68页
        6.5.4 ECC 写操作第68-70页
        6.5.5 ECC 读操作第70页
    6.6 本章小结第70-71页
第七章 数据记录仪的调试第71-77页
    7.1 工作流程第71页
    7.2 模块设计第71-73页
    7.3 调试及性能测试第73-74页
        7.3.1 硬件静态调试第73页
        7.3.2 初步硬件调试第73-74页
        7.3.3 RS232 接口调试第74页
        7.3.4 NAND Flash 调试第74页
    7.4 系统性能测试第74-76页
    7.5 本章小结第76-77页
第八章 总结与展望第77-79页
    8.1 论文主要贡献和成果第77页
    8.2 下一步工作展望第77-79页
参考文献第79-82页
致谢第82-83页
在学期间的研究成果及发表的学术论文第83页

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