| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第11-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 课题研究背景及意义 | 第15-17页 |
| 1.1.1 压缩技术 | 第15-16页 |
| 1.1.2 建模与编码 | 第16-17页 |
| 1.1.3 研究意义 | 第17页 |
| 1.2 国内外研究现状 | 第17-19页 |
| 1.3 研究框架及主要贡献 | 第19-20页 |
| 1.4 论文结构安排 | 第20-21页 |
| 第二章 压缩理论和存储器介绍 | 第21-31页 |
| 2.1 数据压缩理论 | 第21-27页 |
| 2.1.1 基于字典的压缩算法 | 第21-22页 |
| 2.1.2 PPM算法及其原理 | 第22-23页 |
| 2.1.3 PAQ算法及其原理 | 第23-25页 |
| 2.1.4 LPAQ算法及其原理 | 第25-27页 |
| 2.2 存储器相关知识 | 第27-31页 |
| 2.2.1 同步动态随机存储器SDRAM | 第27-28页 |
| 2.2.2 静态随机存储器SRAM | 第28-31页 |
| 第三章 LPAQ8算法介绍及改进 | 第31-41页 |
| 3.1 LPAQ8算法理论 | 第31-37页 |
| 3.1.1 概率预测 | 第31-34页 |
| 3.1.2 状态映射 | 第34页 |
| 3.1.3 概率混合 | 第34-36页 |
| 3.1.4 概率自适应 | 第36页 |
| 3.1.5 算术编码 | 第36-37页 |
| 3.2 LPAQ8的算法改进 | 第37-41页 |
| 3.2.1 对概率自适应模块的更改 | 第37-38页 |
| 3.2.2 对哈希模块的更改 | 第38-41页 |
| 第四章 基于LPAQ8的硬件加速系统的实现 | 第41-57页 |
| 4.1 FPGA工作原理 | 第41-42页 |
| 4.2 LPAQ8硬件实现策略 | 第42-46页 |
| 4.2.1 系统结构设计 | 第42页 |
| 4.2.2 数据流同步处理 | 第42-45页 |
| 4.2.3 流水线结构设计 | 第45-46页 |
| 4.3 LPAQ8逻辑单元设计 | 第46-51页 |
| 4.3.1 概率预测模块 | 第46页 |
| 4.3.2 状态映射模块 | 第46-47页 |
| 4.3.3 概率混合模块 | 第47-48页 |
| 4.3.4 概率自适应模块 | 第48-49页 |
| 4.3.5 算术编码模块 | 第49页 |
| 4.3.6 哈希表的设计 | 第49-51页 |
| 4.4 LPAQ8交互接口设计 | 第51-57页 |
| 4.4.1 UART串口通信 | 第52-53页 |
| 4.4.2 Ethernet以太网通信 | 第53-57页 |
| 第五章 LPAQ8硬件系统仿真与测试 | 第57-65页 |
| 5.1 系统仿真测试 | 第57-59页 |
| 5.1.1 Modelsim软件功能仿真 | 第57页 |
| 5.1.2 数据压缩测试集 | 第57-58页 |
| 5.1.3 压缩等级0+BRAM系统仿真 | 第58页 |
| 5.1.4 压缩等级1+BRAM系统仿真 | 第58-59页 |
| 5.1.5 压缩等级13+DDR3系统仿真 | 第59页 |
| 5.2 LPAQ8硬件压缩系统实现 | 第59-62页 |
| 5.2.1 基于Spartan-6平台的LPAQ8压缩系统 | 第60页 |
| 5.2.2 基于Kintex-7平台的LPAQ8压缩系统 | 第60-62页 |
| 5.3 结果分析 | 第62-65页 |
| 5.3.1 LPAQ8不同压缩等级的硬件系统对比 | 第62-63页 |
| 5.3.2 LPAQ8压缩系统与其他压缩系统的对比 | 第63-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 研究总结 | 第65-66页 |
| 6.2 工作展望 | 第66-67页 |
| 参考文献 | 第67-71页 |
| 致谢 | 第71-73页 |
| 作者简介 | 第73-74页 |
