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应用于时间交织模数转换器的延迟锁定环时钟发生器研究与设计

摘要第4-5页
Abstract第5页
第一章 绪论第6-9页
    1.1 背景现状第6-7页
    1.2 论文的主要工作第7-8页
    1.3 论文的组织结构第8-9页
第二章 延迟锁定环的结构及指标第9-15页
    2.1 延迟锁定环综述第9-11页
        2.1.1 基于延迟锁定环的时钟发生器第9-11页
    2.2 时间交织ADC中的采样时钟第11-15页
        2.2.1 时间交织ADC的原理第11-13页
        2.2.2 采样时钟抖动容限第13-15页
第三章 延迟锁定环的环路设计第15-28页
    3.1 延迟锁定环的线性模型第15-17页
        3.1.1 电荷泵DLL的线性模型第15-17页
    3.2 延迟锁定环的噪声模型第17-19页
    3.3 静态相位误差第19-28页
        3.3.1 静态相位误差在时域中的表现第20-21页
        3.3.2 静态相位误差在频域中的表现第21-25页
        3.3.3 静态相位误差在ADC采样结果中的表现第25-28页
第四章 延迟锁定环的电路设计第28-48页
    4.1 鉴相器第28-34页
        4.1.1 双平衡混频器鉴相器第28-30页
        4.1.2 同或门鉴相器第30-32页
        4.1.3 锁存器鉴相器第32-34页
    4.2 鉴频鉴相器第34-39页
        4.2.1 鉴频鉴相器中的非理想因素第36-37页
        4.2.2 逻辑门实现的PFD第37-38页
        4.2.3 预充电型PFD第38页
        4.2.4 传输门触发器实现的PFD第38-39页
    4.3 电荷泵第39-43页
        4.3.1 电流失配第40-41页
        4.3.2 电流失配降低技术第41-43页
    4.4 压控延时链第43-45页
        4.4.1 单端延时单元第43-44页
        4.4.2 差分延时单元第44-45页
    4.5 边沿组合电路第45-48页
        4.5.1 数字电路实现的边沿组合电路第46页
        4.5.2 模拟电路实现的边沿组合电路第46-48页
第五章 延迟锁定环时钟发生器的设计实例第48-58页
    5.1 模块电路设计第48-55页
        5.1.1 压控延时链第48-50页
        5.1.2 针对非理想因素优化的鉴频鉴相器第50-53页
        5.1.3 低电流失配电荷泵第53-55页
    5.2 环路性能仿真第55-58页
        5.2.1 抖动第55-57页
        5.2.2 锁定时间第57-58页
第六章 延迟锁定环时钟发生器的版图设计与测试第58-66页
    6.1 芯片实现第58-59页
    6.2 测试方案第59-60页
    6.3 测试结果第60-66页
        6.3.1 时钟发生器归一化性能对比第65-66页
第七章 总结与展望第66-68页
    7.1 结论第66页
    7.2 工作中的不足与展望第66-68页
参考文献第68-70页
致谢第70-71页

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