| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 目录 | 第8-12页 |
| 图目录 | 第12-15页 |
| 表目录 | 第15-16页 |
| 第一章 绪论 | 第16-24页 |
| ·课题目的与意义 | 第16-17页 |
| ·SPACEWIRE总线国内外研究现状 | 第17-23页 |
| ·国内外研究现状 | 第17-20页 |
| ·国内外应用现状 | 第20-23页 |
| ·论文组织结构 | 第23-24页 |
| 第二章 SPACEWIRE协议 | 第24-36页 |
| ·SPACEWIRE协议 | 第24-34页 |
| ·物理层 | 第24-25页 |
| ·信号层 | 第25-27页 |
| ·字符层 | 第27-28页 |
| ·交换层 | 第28-30页 |
| ·数据包层 | 第30-31页 |
| ·网络层 | 第31-34页 |
| ·本章小结 | 第34-36页 |
| 第三章 SPACEWIRE智能演化芯片开发系统半物理仿真平台整体设计 | 第36-42页 |
| ·SPACEWIRE智能芯片演化系统物理仿真平台需求分析与设计 | 第36-38页 |
| ·通信节点仿真平台 | 第36-37页 |
| ·监控演化系统 | 第37-38页 |
| ·SpaceWire智能芯片演化系统物理仿真平台设计 | 第38页 |
| ·ARM型通信节点板设计 | 第38-39页 |
| ·V8-ROUTER板硬件设计 | 第39-41页 |
| ·本章小结 | 第41-42页 |
| 第四章 智能SPACEWIRE节点控制器设计 | 第42-52页 |
| ·通用主机接口模块设计 | 第42-45页 |
| ·数据缓冲区设计 | 第43-44页 |
| ·CPU主机接口 | 第44页 |
| ·数据收、发控制器 | 第44-45页 |
| ·寄存器设计与说明 | 第45页 |
| ·SPACEWIRE CODECIP研究与优化 | 第45-50页 |
| ·接收模块研究与优化 | 第46-48页 |
| ·接收、发送FIFO | 第48页 |
| ·发送模块设计 | 第48-49页 |
| ·状态机 | 第49-50页 |
| ·本章小结 | 第50-52页 |
| 第五章 SPACEWIRE路由器研究与优化 | 第52-62页 |
| ·用户配置端口 | 第52-54页 |
| ·缓冲区(FIFO) | 第54-55页 |
| ·SPACEWIRE路由器交换模块整体结构 | 第55-61页 |
| ·Entrance模块 | 第56-57页 |
| ·路由表 | 第57-58页 |
| ·交叉矩阵 | 第58-61页 |
| ·本章小结 | 第61-62页 |
| 第六章 时间码机制 | 第62-68页 |
| ·协议中时间码机制 | 第62-64页 |
| ·优化的时间码传输机制 | 第64-65页 |
| ·优化后的时间同步设计 | 第65-66页 |
| ·本章小结 | 第66-68页 |
| 第七章 监控模块设计 | 第68-78页 |
| ·监控内容分析与监控模块整体设计 | 第68-69页 |
| ·监听内容分析 | 第69-70页 |
| ·监控信息分析 | 第70页 |
| ·信息采集模块设计 | 第70-74页 |
| ·信息缓冲设计 | 第71-72页 |
| ·信息块包格式设计 | 第72-74页 |
| ·信息存储控模块制设计 | 第74-77页 |
| ·信息采集模块接口设计 | 第75-76页 |
| ·MLVDS可重构总线接口与SDRAM接口 | 第76-77页 |
| ·本章小结 | 第77-78页 |
| 第八章 SPACEWIRE路由器测试与结果分析 | 第78-84页 |
| ·SPACEWIRE总线测试网络介绍 | 第78-79页 |
| ·SPACEWIRE路由器测试方法 | 第79-80页 |
| ·数据包延时测试方法 | 第79-80页 |
| ·误码率测试方法 | 第80页 |
| ·测试结果分析 | 第80-83页 |
| ·路由器速率测试结果分析 | 第80页 |
| ·用户端口命令配置测试结果分析 | 第80-81页 |
| ·时间同步精度测试结果分析 | 第81-82页 |
| ·延时及误码率测结果分析 | 第82-83页 |
| ·本章小结 | 第83-84页 |
| 第九章 结论 | 第84-86页 |
| 致谢 | 第86-88页 |
| 参考文献 | 第88-92页 |
| 作者在学期间取得的学术成果 | 第92页 |
