| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 引言 | 第8-11页 |
| ·数字存储示波器及高速数据采集系统概述 | 第8-9页 |
| ·国内外高速数据采集系统的发展现状及数据存储的新方向 | 第9-10页 |
| ·本论文的主要工作及解决的问题 | 第10-11页 |
| 第二章 FPGA 及DDR2 SDRAM 相关技术介绍 | 第11-18页 |
| ·FPGA 发展现状及技术实现 | 第11-12页 |
| ·F PGA 的结构 | 第11页 |
| ·F PGA 的设计方法 | 第11-12页 |
| ·存储器的分类及其使用领域 | 第12-13页 |
| ·SDRAM 的特点及发展 | 第13-15页 |
| ·存储器基本操作 | 第15-18页 |
| 第三章 DSO 存储系统设计方案 | 第18-34页 |
| ·DSO 存储系统设计要求及其性能指标 | 第18-20页 |
| ·ADC 数据的接收与重排 | 第20-23页 |
| ·数据接收电路设计 | 第20-22页 |
| ·数据恢复电路设计 | 第22-23页 |
| ·DSO 存储系统的实现方案 | 第23-25页 |
| ·DSO 系统长存储模式下数据存储的实现 | 第23-24页 |
| ·DSO 快采集模式下的数据存储实现 | 第24-25页 |
| ·DDR2 控制器硬件设计方案及模块划分 | 第25-27页 |
| ·DSO 大容量存储系统关键芯片选型 | 第27-32页 |
| ·FPGA 芯片选型 | 第27-28页 |
| ·DDR2 SDRAM 存储芯片的选型 | 第28-32页 |
| ·在Stratix2 器件上实现双控制器的应用 | 第32-34页 |
| 第四章 基于IP 核的DDR2 SDRAM 控制器设计实现 | 第34-43页 |
| ·基于IP 的设计 | 第34-35页 |
| ·Altera 公司的IP 核设计流程 | 第35页 |
| ·DDR2 SDRAM 控制器及其整体架构 | 第35-38页 |
| ·基于DDR2 SDRAM IP 核的具体实现 | 第38-43页 |
| 第五章 基于Verilog 语言的DDR2 SDRAM 控制器设计实现 | 第43-63页 |
| ·控制器的实现方式及模块划分 | 第43-44页 |
| ·DDR2 控制器整体结构及其顶层模块 | 第44-46页 |
| ·时钟产生模块 | 第46-48页 |
| ·DDR2 控制机的控制接口模块 | 第48-49页 |
| ·DDR2 控制器的初始化模块 | 第49-52页 |
| ·初始化功能要求及实现步骤 | 第49-50页 |
| ·相关实现代码 | 第50-52页 |
| ·数据通路模块 | 第52-55页 |
| ·高速数据缓存 | 第55-58页 |
| ·写数据缓存 | 第55-57页 |
| ·读数据缓存 | 第57-58页 |
| ·对于控制器的一些性能优化 | 第58-59页 |
| ·DSO 存储系统原理图设计 | 第59-61页 |
| ·控制器综合报告 | 第61-63页 |
| 第六章 控制器的时序优化与仿真 | 第63-69页 |
| ·控制器的时序分析及其优化 | 第63-65页 |
| ·时序分析 | 第63-65页 |
| ·时序优化 | 第65页 |
| ·控制指令的实现及仿真 | 第65-69页 |
| 第七章 结束语 | 第69-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-72页 |
| 攻读硕士期间的研究成果 | 第72-73页 |
