无线通信系统中精确同步及多径分辨的硬件实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 英文缩略语 | 第8-9页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景 | 第9-10页 |
| 1.1.1 多径信号模型 | 第9-10页 |
| 1.2 研究现状 | 第10-12页 |
| 1.3 FPGA简介 | 第12-13页 |
| 1.3.1 FPGA的基本结构 | 第12-13页 |
| 1.3.2 FPGA设计流程 | 第13页 |
| 1.4 论文研究内容和结构安排 | 第13-15页 |
| 第二章 多径信号分辨分析与典型时延估计方法 | 第15-27页 |
| 2.1 多径信号检测 | 第15-20页 |
| 2.1.1 单信号检测 | 第15-18页 |
| 2.1.2 多信号检测 | 第18-20页 |
| 2.2 多径信号估计性能分析 | 第20-22页 |
| 2.2.1 单信号参数估计 | 第20-21页 |
| 2.2.2 多信号参数估计 | 第21-22页 |
| 2.3 典型时延估计方法 | 第22-25页 |
| 2.3.1 基本互相关法 | 第22-23页 |
| 2.3.2 匹配滤波器法 | 第23-24页 |
| 2.3.3 广义相关法 | 第24页 |
| 2.3.4 相位谱估计法 | 第24-25页 |
| 2.4 本章小结 | 第25-27页 |
| 第三章 多径信号分辨算法 | 第27-45页 |
| 3.1 基于EM算法的多径信号分辨 | 第27-31页 |
| 3.1.1 EM算法简介 | 第27-28页 |
| 3.1.2 EM算法在多径分辨中的应用 | 第28-30页 |
| 3.1.3 EM算法仿真分析 | 第30-31页 |
| 3.2 基于WRELAX算法的多径信号分辨 | 第31-34页 |
| 3.2.1 WRELAX算法原理 | 第31-33页 |
| 3.2.2 WRELAX算法仿真分析 | 第33-34页 |
| 3.3 基于泰勒级数展开的信号分辨算法 | 第34-43页 |
| 3.3.1 基于泰勒级数展开的信号分辨算法原理 | 第34-36页 |
| 3.3.2 算法仿真分析 | 第36-38页 |
| 3.3.3 针对扩频同步序列的算法改进 | 第38-43页 |
| 3.4 本章小结 | 第43-45页 |
| 第四章 基于泰勒级数展开的信号分辨算法的硬件实现 | 第45-75页 |
| 4.1 硬件总体架构 | 第45页 |
| 4.2 定标方式 | 第45-46页 |
| 4.3 算法模块 | 第46-65页 |
| 4.3.1 自适应门限模块 | 第48-51页 |
| 4.3.2 参数估计模块 | 第51-56页 |
| 4.3.3 信号恢复与暂存RAM更新模块 | 第56-60页 |
| 4.3.4 状态机设计 | 第60-65页 |
| 4.3.5 算法模块整体仿真 | 第65页 |
| 4.4 RAM模块 | 第65-67页 |
| 4.5 捕获模块与相关模块 | 第67-72页 |
| 4.5.1 FIR滤波器常用结构 | 第68-69页 |
| 4.5.2 FIR滤波器设计实现 | 第69-71页 |
| 4.5.3 捕获模块与相关模块仿真 | 第71-72页 |
| 4.6 硬件设计综合及仿真 | 第72-73页 |
| 4.7 资源消耗分析 | 第73-74页 |
| 4.8 本章小结 | 第74-75页 |
| 第五章 优化与调试 | 第75-93页 |
| 5.1 静态时序分析 | 第75-79页 |
| 5.2 乘法器优化 | 第79-80页 |
| 5.3 复位信号设计 | 第80-81页 |
| 5.4 时钟系统与多时钟设计 | 第81-83页 |
| 5.5 DDR2接口 | 第83-86页 |
| 5.6 Chipscope介绍 | 第86-88页 |
| 5.7 测试过程 | 第88-91页 |
| 5.8 本章小结 | 第91-93页 |
| 第六章 总结与展望 | 第93-95页 |
| 6.1 工作总结 | 第93页 |
| 6.2 工作展望 | 第93-95页 |
| 致谢 | 第95-97页 |
| 攻读硕士学位期间的研究成果 | 第97-99页 |
| 参考文献 | 第99-101页 |
