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无线接收机中小数分频频率综合器关键模块设计

摘要第4-5页
Abstract第5-6页
第1章 绪论第9-13页
    1.1 研究背景第9-10页
    1.2 国内外研究现状第10-11页
    1.3 论文研究内容及意义第11-12页
    1.4 论文组织结构与章节安排第12-13页
第2章 锁相环频率综合器第13-21页
    2.1 锁相环频率综合器概述第13-15页
        2.1.2 锁相环的分类第14页
        2.1.3 锁相环频率综合器的设计指标第14-15页
    2.2 锁相环的基本电路模块第15-17页
        2.2.1 鉴频鉴相器第15页
        2.2.2 电荷泵第15-16页
        2.2.3 压控振荡器第16页
        2.2.4 分频器第16页
        2.2.5 环路滤波器第16-17页
    2.3 锁相环环路模型的建模第17-21页
第3章 小数分频频率综合器第21-53页
    3.1 小数分频的原理第21-22页
    3.2 Δ-Σ调制器第22-39页
        3.2.1 Δ-Σ调制技术的概述第22-25页
        3.2.2 从Δ调制器到Δ-Σ调制器第25-26页
        3.2.3 Δ-Σ调制器的模型第26-29页
        3.2.4 高阶Δ-Σ调制器的结构第29-32页
        3.2.5 Δ-Σ调制器的性能指标第32-33页
        3.2.6 Δ-Σ调制器的设计和行为级仿真第33-37页
        3.2.7 Δ-Σ调制器的数字电路实现第37-39页
    3.3 双模预分频器的设计第39-42页
        3.3.1 相位开关型双模分频器第39-40页
        3.3.2 同步逻辑双模分频器第40-41页
        3.3.3 异步逻辑拓展的双模分频器第41-42页
    3.4 可编程多模分频器第42-48页
        3.4.1 可编程多模分频器的原理第42-44页
        3.4.2 脉冲吞咽分频器的设计第44-48页
    3.5 小数分频器的设计第48-53页
        3.5.1 小数分频器的整体结构第48-49页
        3.5.2 Δ-Σ调制器的Modelsim仿真和综合第49-51页
        3.5.3 可编程多模分频器仿真第51-53页
第4章 锁相环关键电路设计第53-107页
    4.1 锁相环的环路参数设计第53-82页
        4.1.1 锁相环环路的离散采样系统模型第53-63页
        4.1.2 锁相环的噪声模型第63-71页
        4.1.3 环路滤波器的设计第71-78页
        4.1.4 频率综合器的设计指标规划第78-79页
        4.1.5 PLL环路参数与性能第79-82页
    4.2 压控振荡器第82-86页
        4.2.1 振荡器的原理第82-83页
        4.2.2 压控振荡器的结构第83页
        4.2.3 压控振荡器的设计第83-86页
    4.3 鉴频鉴相器与电荷泵第86-98页
        4.3.1 鉴相器工作原理第86-87页
        4.3.2 电荷泵的工作原理第87页
        4.3.3 鉴频鉴相器的设计第87-91页
        4.3.4 电荷泵的非理想效应第91-94页
        4.3.5 电荷泵的设计第94-98页
    4.4 高速分频器第98-107页
        4.4.1 高速触发器的结构第99-104页
        4.4.2 可编程逻辑门电路第104-105页
        4.4.3 高速分频器的设计第105-107页
第5章 版图设计与仿真验证第107-115页
    5.1 电路的版图设计第107-110页
        5.1.1 版图的非理想效应与措施第107-109页
        5.1.2 小数频率综合器的版图第109-110页
    5.2 仿真验证和分析第110-115页
        5.2.1 锁相环的瞬态仿真结果第110-111页
        5.2.2 锁相环软件模型的建模和噪声仿真第111-113页
        5.2.3 小数频率综合器的性能指标总结第113-115页
第6章 总结与展望第115-119页
    6.1 工作总结第115-116页
    6.2 工作展望第116-119页
参考文献第119-123页
致谢第123页

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