| 摘要 | 第9-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第13-32页 |
| 1.1 研究背景 | 第13-19页 |
| 1.1.1 多核/众核时代 | 第13-15页 |
| 1.1.2 片上通信技术 | 第15-17页 |
| 1.1.3 GPGPU片上网络研究面临的挑战 | 第17-19页 |
| 1.2 国内外研究现状 | 第19-27页 |
| 1.2.1 多核/众核处理器体系结构的发展 | 第19-24页 |
| 1.2.2 片上网络的研究现状 | 第24-27页 |
| 1.3 选题依据 | 第27-28页 |
| 1.4 研究内容 | 第28-32页 |
| 1.4.1 主要工作 | 第28-29页 |
| 1.4.2 研究方法 | 第29-30页 |
| 1.4.3 论文结构 | 第30-32页 |
| 第二章 GPGPU体系结构与实验平台 | 第32-49页 |
| 2.1 NVIDIA统一架构GPU | 第32-39页 |
| 2.2 CUDA开发平台 | 第39-42页 |
| 2.2.1 CUDA执行模式和线程组织 | 第40-41页 |
| 2.2.2 CUDA存储层次 | 第41-42页 |
| 2.3 GPGPU-Sim介绍 | 第42-47页 |
| 2.3.1 整体结构和模拟流程 | 第42-44页 |
| 2.3.2 功能仿真 | 第44-45页 |
| 2.3.3 性能模拟 | 第45-46页 |
| 2.3.4 功耗统计 | 第46-47页 |
| 2.4 本章小结 | 第47-49页 |
| 第三章 低开销访存调度策略设计 | 第49-58页 |
| 3.1 No C仲裁机制设计 | 第49-54页 |
| 3.1.1 研究动机 | 第49-50页 |
| 3.1.2 Row Access Locality分析 | 第50-51页 |
| 3.1.3 Same Source First仲裁机制设计 | 第51-54页 |
| 3.2 访存调度策略设计 | 第54-57页 |
| 3.2.1 研究动机 | 第54-55页 |
| 3.2.2 Batched-FIFO访存调度策略设计 | 第55-56页 |
| 3.2.3 拓扑结构和路由算法选择 | 第56-57页 |
| 3.3 本章小结 | 第57-58页 |
| 第四章 高性能片上网络优化 | 第58-67页 |
| 4.1 虚通道划分机制 | 第58-61页 |
| 4.1.1 研究背景介绍 | 第58-59页 |
| 4.1.2 基于目标节点的静态虚通道划分机制设计 | 第59-61页 |
| 4.2 片上路由微体系结构 | 第61-65页 |
| 4.2.1 研究背景介绍 | 第61-63页 |
| 4.2.2 多端口片上路由微体系结构设计 | 第63-65页 |
| 4.3 本章小结 | 第65-67页 |
| 第五章 高效能GPGPU片上网络——RLA No C | 第67-92页 |
| 5.1 RLA No C结构框架 | 第67-69页 |
| 5.2 实验环境介绍 | 第69-71页 |
| 5.3 性能测试与分析 | 第71-91页 |
| 5.3.1 测试集特征分析 | 第72-73页 |
| 5.3.2 低开销访存调度策略 | 第73-79页 |
| 5.3.3 高性能优化设计 | 第79-85页 |
| 5.3.4 与基于FR-FCFS策略的No C对比分析 | 第85-91页 |
| 5.4 本章小结 | 第91-92页 |
| 第六章 结束语 | 第92-95页 |
| 6.1 工作总结 | 第92-93页 |
| 6.2 研究展望 | 第93-95页 |
| 致谢 | 第95-97页 |
| 参考文献 | 第97-106页 |
| 作者在学期间取得的学术成果 | 第106页 |
