| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 绪论 | 第11-16页 |
| 1.1 研究背景 | 第11页 |
| 1.2 国内外研究现状 | 第11-14页 |
| 1.3 课题研究内容和文章组织结构 | 第14-16页 |
| 2 课题相关总线协议与技术简介 | 第16-31页 |
| 2.1 VPX总线标准 | 第16-17页 |
| 2.2 PCIe总线 | 第17-21页 |
| 2.2.1 基于PCIe总线的系统的拓扑结构 | 第17-18页 |
| 2.2.2 PCIe设备层及相关数据包 | 第18-20页 |
| 2.2.2.1 事务层以及TLP | 第18-19页 |
| 2.2.2.2 数据链路层以及DLLP | 第19页 |
| 2.2.2.3 物理层以及PLP | 第19-20页 |
| 2.2.3 PCIe设备的配置空间 | 第20-21页 |
| 2.3 AXI4总线 | 第21-25页 |
| 2.3.1 AXI4总线的分支和特点 | 第21-22页 |
| 2.3.1.1 AXI4 | 第21-22页 |
| 2.3.1.2 AXI4-Lite | 第22页 |
| 2.3.1.3 AXI4-Stream | 第22页 |
| 2.3.2 AXI4总线的重要机制 | 第22-24页 |
| 2.3.2.1 握手机制 | 第22-23页 |
| 2.3.2.2 突发传输 | 第23页 |
| 2.3.2.3 乱序传输以及outstanding功能 | 第23-24页 |
| 2.3.3 互联方式 | 第24-25页 |
| 2.4 NVMe协议 | 第25-29页 |
| 2.4.1 控制寄存器 | 第25-26页 |
| 2.4.2 提交队列以及完成队列 | 第26-28页 |
| 2.4.2.1 提交队列命令格式 | 第26-27页 |
| 2.4.2.2 完成队列回执格式 | 第27-28页 |
| 2.4.3 命令提交和完成机制 | 第28-29页 |
| 2.5 RAID0技术 | 第29页 |
| 2.6 本章小结 | 第29-31页 |
| 3 基于FPGA的存储控制器设计 | 第31-61页 |
| 3.1 基于VPX的存储板整体硬件结构 | 第31-32页 |
| 3.2 存储控制器整体架构以及工作流程 | 第32-36页 |
| 3.3 存储控制器子模块具体逻辑设计 | 第36-59页 |
| 3.3.1 用户命令分发模块设计 | 第36-39页 |
| 3.3.2 NVMe格式转换模块设计 | 第39-48页 |
| 3.3.2.1 预处理部分 | 第39-40页 |
| 3.3.2.2 提交队列命令生成部分 | 第40-43页 |
| 3.3.2.3 PRP列表生成部分 | 第43-46页 |
| 3.3.2.4 同步输出部分 | 第46-48页 |
| 3.3.3 数据拼接模块设计 | 第48-54页 |
| 3.3.3.1 DDR3效率分析 | 第48-51页 |
| 3.3.3.2 数据拼接模块逻辑设计 | 第51-54页 |
| 3.3.4 CDMA控制模块设计 | 第54-56页 |
| 3.3.5 中断控制和发送模块设计 | 第56-59页 |
| 3.4 存储控制器软件相关工作 | 第59-60页 |
| 3.5 本章小结 | 第60-61页 |
| 4 仿真验证和整体测试 | 第61-79页 |
| 4.1 仿真验证 | 第61-73页 |
| 4.1.1 用户命令分发模块仿真 | 第61-64页 |
| 4.1.2 NVMe格式转换模块仿真 | 第64-67页 |
| 4.1.3 数据拼接模块仿真 | 第67-69页 |
| 4.1.4 CDMA控制模块仿真 | 第69-72页 |
| 4.1.5 中断控制和发送模块仿真 | 第72-73页 |
| 4.2 整体测试 | 第73-78页 |
| 4.2.1 存储控制器工程相关指标 | 第74-75页 |
| 4.2.2 实际读写性能测试 | 第75-78页 |
| 4.3 本章小结 | 第78-79页 |
| 5 总结和展望 | 第79-81页 |
| 5.1 总结 | 第79页 |
| 5.2 展望 | 第79-81页 |
| 参考文献 | 第81-85页 |
| 作者简历 | 第85页 |