| 摘要 | 第8-10页 |
| Abstract | 第10-11页 |
| 第一章 引言 | 第12-17页 |
| 1.1 HIRFL CSR外靶实验 | 第13-14页 |
| 1.2 外靶实验T0探测器系统 | 第14-16页 |
| 1.3 本章小结 | 第16页 |
| 参考文献 | 第16-17页 |
| 第二章 物理实验中的时间数字变换技术 | 第17-47页 |
| 2.1 模拟型TDC技术 | 第18-20页 |
| 2.1.1 TAC+ADC型TDC | 第18-19页 |
| 2.1.2 Wilkinson型TDC | 第19-20页 |
| 2.2 数字型TDC技术 | 第20-34页 |
| 2.2.1 flash型TDC | 第20-22页 |
| 2.2.1.1 最基本的flash型TDC | 第20-22页 |
| 2.2.1.2 采用延时锁定环(Delay-Locked Loop,DLL)的flash型TDC | 第22页 |
| 2.2.2 Vernier TDC | 第22-24页 |
| 2.2.2.1 基本的Vernier TDC | 第23页 |
| 2.2.2.2 Vernier延时链(Delay Line)TDC | 第23-24页 |
| 2.2.3 Σ-△ TDC | 第24-28页 |
| 2.2.4 流水线(Pipeline)型TDC | 第28-31页 |
| 2.2.5 逐次逼近(Successive Approximation)型TDC | 第31-32页 |
| 2.2.6 脉冲收缩(Pulse-Shrinking)型TDC | 第32-34页 |
| 2.3 基于FPGA的TDC | 第34-44页 |
| 2.3.1 时钟分相位FPGA TDC | 第34-35页 |
| 2.3.2 脉冲收缩(Pulse Shrinking)FPGA TDC | 第35-37页 |
| 2.3.3 级联延时链(Tapped Delay Line,TDL)FPGA TDC | 第37-39页 |
| 2.3.4 Vernier FPGA TDC | 第39-40页 |
| 2.3.5 Vernier延时链(Vernier Delay Line,VDL)FPGA TDC | 第40-41页 |
| 2.3.6 Wave Union FPGA TDC | 第41-44页 |
| 2.4 本章小结 | 第44页 |
| 参考文献 | 第44-47页 |
| 第三章 T0探测器时间数字变换模块设计 | 第47-80页 |
| 3.1 设计方案与整体结构 | 第48-49页 |
| 3.2 关键电路的实现 | 第49-78页 |
| 3.2.1 时间测量模块 | 第49-53页 |
| 3.2.1.1 单通道双沿时间测量的基本原理 | 第50-51页 |
| 3.2.1.2 单通道双沿时间测量的具体实现 | 第51-53页 |
| 3.2.2 自触发及触发匹配模块 | 第53-71页 |
| 3.2.2.1 CSR外靶实验触发电子学系统结构 | 第54-55页 |
| 3.2.2.2 T0探测器时间数字变换模块自触发及触发匹配模块设计 | 第55-71页 |
| 3.2.3 时钟模块 | 第71-74页 |
| 3.2.4 数据传输模块 | 第74-78页 |
| 3.3 本章小结 | 第78页 |
| 参考文献 | 第78-80页 |
| 第四章 数字变换模块测试 | 第80-115页 |
| 4.1 时间数字变换性能测试 | 第81-108页 |
| 4.1.1 测试板设计 | 第81-82页 |
| 4.1.2 测试平台 | 第82-83页 |
| 4.1.3 非线性测试 | 第83-98页 |
| 4.1.4 时间精度测试 | 第98-108页 |
| 4.1.4.1 时间测量精度的理论分析 | 第99-103页 |
| 4.1.4.2 时间测量精度的测试结果 | 第103-108页 |
| 4.2 自触发与触发匹配功能测试 | 第108-114页 |
| 4.2.1 自触发模块功能测试 | 第108-110页 |
| 4.2.2 触发匹配模块功能测试 | 第110-114页 |
| 4.3 本章小结 | 第114页 |
| 参考文献 | 第114-115页 |
| 第5章 总结与展望 | 第115-118页 |
| 5.1 总结 | 第116页 |
| 5.2 展望 | 第116-118页 |
| 攻读学位期间发表及待发表的学术论文 | 第118-119页 |
| 致谢 | 第119-120页 |
