| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状及发展趋势 | 第11-12页 |
| 1.3 课题主要任务与章节安排 | 第12-14页 |
| 1.3.1 主要任务 | 第12-13页 |
| 1.3.2 章节安排 | 第13-14页 |
| 第二章 总体方案设计 | 第14-28页 |
| 2.1 脉冲码型发生器主要定义及参数 | 第14-15页 |
| 2.2 脉冲码型发生器功能指标分析 | 第15-16页 |
| 2.3 脉冲码型发生方案设计 | 第16-26页 |
| 2.3.1 时钟产生方案 | 第18-19页 |
| 2.3.2 高速码型与窄脉冲产生方案 | 第19-23页 |
| 2.3.3 脉冲码型发生各种工作模式定义及归一化方案 | 第23-25页 |
| 2.3.4 脉冲码型发生各种触发方式定义及归一化方案 | 第25-26页 |
| 2.3.5 同步触发输出设计 | 第26页 |
| 2.4 系统设计难点分析 | 第26-27页 |
| 2.5 小结 | 第27-28页 |
| 第三章 关键性技术分析 | 第28-49页 |
| 3.1 时序系统中的同步设计 | 第28-34页 |
| 3.1.1 同步设计基本知识 | 第28-29页 |
| 3.1.2 异步时钟域并串转换时钟与并行数据读取时钟产生方案分析 | 第29-33页 |
| 3.1.3 异步时钟域并行数据锁存与并串转换分析 | 第33-34页 |
| 3.2 关键路径的时序约束 | 第34-40页 |
| 3.2.1 时序约束基本方法 | 第34-36页 |
| 3.2.2 本模块时序约束方法研究 | 第36-40页 |
| 3.3 高速串行收发器在本设计中的应用研究 | 第40-48页 |
| 3.3.1 发送模块基本组成体系及设计分析 | 第41-46页 |
| 3.3.2 信号传输带宽及双数据速率DDR分析 | 第46-48页 |
| 3.4 小结 | 第48-49页 |
| 第四章 时序模块硬件电路及时序逻辑设计 | 第49-72页 |
| 4.1 器件选型分析 | 第49-53页 |
| 4.2 时序模块硬件电路设计 | 第53-62页 |
| 4.2.1 时钟电路设计 | 第53-55页 |
| 4.2.2 串行数据流产生电路设计 | 第55-58页 |
| 4.2.3 大范围延迟与纳秒级定时电路设计 | 第58-60页 |
| 4.2.4 极窄脉冲合成电路设计 | 第60-61页 |
| 4.2.5 高分辨率延时电路设计 | 第61-62页 |
| 4.2.6 外触发输入电路设计 | 第62页 |
| 4.3 时序逻辑设计 | 第62-71页 |
| 4.3.1 译码模块设计 | 第63-65页 |
| 4.3.2 存储模块设计 | 第65-66页 |
| 4.3.3 脉冲码型产生模块设计 | 第66-68页 |
| 4.3.4 多种触发输入处理模块设计 | 第68-69页 |
| 4.3.5 同步触发输出模块设计 | 第69页 |
| 4.3.6 硬件响应处理模块设计 | 第69-71页 |
| 4.4 小结 | 第71-72页 |
| 第五章 电路调试与测试结果分析 | 第72-84页 |
| 5.1 独立模块调试 | 第72-76页 |
| 5.1.1 时钟模块调试 | 第72页 |
| 5.1.2 时序模块调试 | 第72-76页 |
| 5.2 测试结果及分析 | 第76-83页 |
| 5.2.1 频率测试 | 第76-77页 |
| 5.2.2 信号类型测试 | 第77-79页 |
| 5.2.3 工作模式测试 | 第79-81页 |
| 5.2.4 脉宽、通道延时测试 | 第81-83页 |
| 5.3 小结 | 第83-84页 |
| 第六章 结束语 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-87页 |
| 附录 | 第87-88页 |
