| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 引言 | 第9-11页 |
| 1.1 选题背景 | 第9页 |
| 1.2 课题提出 | 第9-10页 |
| 1.3 论文的内容安排 | 第10-11页 |
| 第二章 同步数字体系(SDH)综述 | 第11-19页 |
| 2.1 SDH产生的技术背景 | 第11-12页 |
| 2.2 SDH的优势 | 第12-14页 |
| 2.3 STM-N的帧结构 | 第14-15页 |
| 2.4 SDH复用原理 | 第15-17页 |
| 2.5 SDH网络的常见网元 | 第17-19页 |
| 第三章 STM-1分/插复用器ADM的总体设计 | 第19-30页 |
| 3.1 复接路径的选择 | 第19-20页 |
| 3.2 STM-1分/插复用器 ADM的总体设计方案 | 第20-22页 |
| 3.3 技术路线 | 第22页 |
| 3.4 STM-l分/插复用器 ADM主要模块的设计方案 | 第22-30页 |
| 3.4.1 STM-1/VC-4高阶复用器 | 第22-23页 |
| 3.4.2 数字交叉连接模块 | 第23-26页 |
| 3.4.3 VC-4/E1映射处理器 | 第26-30页 |
| 第四章 STM-1/VC-4高阶复用器的ASIC设计 | 第30-64页 |
| 4.1 接收端的帧同步模块的设计 | 第30-40页 |
| 4.1.1 STM-1帧同步模块的参数设定和帧同步码组的选择 | 第31-33页 |
| 4.1.2 STM-1帧同步模块的两种设计方案 | 第33-36页 |
| 4.1.3 仿真验证 | 第36-40页 |
| 4.2 并行扰码技术 | 第40-44页 |
| 4.2.1 由串行扰码算法推导出并行扰码算法 | 第41-42页 |
| 4.2.2 8路并行 SDH扰码/解扰器的设计 | 第42-43页 |
| 4.2.3 仿真验证 | 第43-44页 |
| 4.3 段开销抽取处理模块的设计 | 第44-50页 |
| 4.3.1 STM-1的段开销 | 第44-46页 |
| 4.3.2 段开销抽取处理模块的设计 | 第46-47页 |
| 4.3.3 J0B1B2字节抽取校核模块的仿真验证 | 第47-50页 |
| 4.4 指针解释/恢复模块的设计 | 第50-60页 |
| 4.4.1 指针解释工作原理 | 第50-53页 |
| 4.4.2 指针解释模块的设计方案 | 第53-56页 |
| 4.4.3 指针解释模块的仿真验证 | 第56-60页 |
| 4.5 指针产生/调整模块的设计 | 第60-63页 |
| 4.5.1 指针产生工作原理 | 第60页 |
| 4.5.2 指针产生/调整模块的设计方案 | 第60-63页 |
| 4.6 段开销插入模块 | 第63-64页 |
| 第五章 SDH网络结构和网络保护机理 | 第64-71页 |
| 5.1 基本的网络拓扑结构 | 第64-65页 |
| 5.2 自愈环 | 第65-71页 |
| 第六章 结束语 | 第71-72页 |
| 参考文献 | 第72-77页 |
| 致谢 | 第77-78页 |
| 攻读学位期间发表的学术论文 | 第78-79页 |
| 学位论文评阅及答辩情祝表 | 第79页 |
