| 摘要 | 第1-5页 |
| ABSTRACT | 第5-13页 |
| 第一章 绪论 | 第13-19页 |
| ·课题的研究背景和意义 | 第13-14页 |
| ·基于FPGA 的数字系统容错技术研究现状 | 第14-17页 |
| ·系统容错设计原理 | 第14-15页 |
| ·国内外研究现状 | 第15-17页 |
| ·主要工作与论文组织 | 第17-19页 |
| 第二章 动态部分重构设计基础 | 第19-25页 |
| ·FPGA 及其编程工艺 | 第19页 |
| ·FPGA 的基本结构 | 第19-21页 |
| ·静态可重构系统与动态可重构系统 | 第21-22页 |
| ·动态全局重构与动态部分重构 | 第22-23页 |
| ·动态部分重构的设计模式 | 第23-24页 |
| ·差分设计 | 第23页 |
| ·bitstream 设计 | 第23-24页 |
| ·模块设计 | 第24页 |
| ·EAPR 设计 | 第24页 |
| ·本章小结 | 第24-25页 |
| 第三章 基于FPGA 动态部分重构的D/TMR 数字系统容错设计方案 | 第25-39页 |
| ·数字系统容错设计总体方案 | 第25-26页 |
| ·传统二模冗余原理 | 第25页 |
| ·传统三模冗余原理 | 第25-26页 |
| ·基于FPGA 动态重构的D/TMR 系统 | 第26页 |
| ·D/TMR 系统可靠性分析 | 第26-32页 |
| ·可靠性特征量 | 第27页 |
| ·可靠性分析 | 第27-32页 |
| ·二模冗余系统的可靠性 | 第27-28页 |
| ·三模冗余系统的可靠性 | 第28-30页 |
| ·D/TMR 系统的可靠性 | 第30-32页 |
| ·系统的软硬件平台 | 第32-37页 |
| ·硬件平台 | 第32-34页 |
| ·开发芯片选择 | 第32-34页 |
| ·FPGA 配置方式 | 第34页 |
| ·软件平台 | 第34-37页 |
| ·FPGA 的设计流程 | 第34-36页 |
| ·编译语言VHDL | 第36页 |
| ·ISE 开发环境及其组件 | 第36-37页 |
| ·基于FPGA 动态部分重构的D/TMR 数字系统容错设计步骤 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第四章 D/TMR 系统设计与研究 | 第39-67页 |
| ·基于D/TMR 的8 线-3 线编码器系统设计方案 | 第39-42页 |
| ·8 线-3 线编码器原理 | 第39-40页 |
| ·基于D/TMR 的容错8 线-3 线编码器系统 | 第40页 |
| ·电路设计实现 | 第40-42页 |
| ·基于模块设计的D/TMR 系统设计与实现 | 第42-55页 |
| ·基于模块的设计划分 | 第42-43页 |
| ·顶层文件的设计与综合 | 第43-44页 |
| ·总线宏结构设计 | 第44-47页 |
| ·基于TBUF 的总线宏 | 第44-45页 |
| ·基于SLICE 的总线宏 | 第45-47页 |
| ·模块设计综合步骤 | 第47-49页 |
| ·管脚与区域约束 | 第49-50页 |
| ·动态部分重构D/TMR 系统实现 | 第50-55页 |
| ·基于EAPR 设计法的动态部分重构设计 | 第55-61页 |
| ·EAPR 设计流程 | 第56页 |
| ·网表文件综合 | 第56-58页 |
| ·建立动态部分重构模块及总线宏设置 | 第58页 |
| ·DRC 检查 | 第58-59页 |
| ·装配实现及实验结论 | 第59-61页 |
| ·基于D/TMR 的容错乘法器系统设计 | 第61-65页 |
| ·容错乘法器系统电路设计 | 第61页 |
| ·2 位乘法器设计 | 第61-63页 |
| ·基于D/TMR 的容错2 位乘法器设计实现 | 第63-65页 |
| ·系统设计遇到的问题 | 第65-66页 |
| ·本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-72页 |
| ·本文主要研究工作 | 第67页 |
| ·未来研究展望 | 第67-72页 |
| ·自重构系统研究 | 第67-71页 |
| ·下一步研究目标 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-77页 |
| 在学期间发表的学术论文 | 第77页 |
