一种基于FPGA的可演化CPU的设计与实现
| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-15页 |
| ·本文研究的目的和意义 | 第10-12页 |
| ·列车运行控制系统概述 | 第10-11页 |
| ·安全分布式计算机概述 | 第11-12页 |
| ·列控系统I/O接口分析 | 第12页 |
| ·研究历史及发展现状 | 第12-14页 |
| ·容错技术的发展 | 第12-14页 |
| ·可演化硬件技术 | 第14页 |
| ·论文的主要工作 | 第14-15页 |
| 2 可演化硬件技术 | 第15-28页 |
| ·演化硬件技术概述 | 第15-16页 |
| ·演化硬件的概念 | 第15-16页 |
| ·演化硬件的发展情况 | 第16页 |
| ·基于FPGA的传统可演化硬件 | 第16-24页 |
| ·FPGA简介 | 第16-19页 |
| ·硬件演化原理 | 第19-21页 |
| ·硬件演化算法 | 第21-24页 |
| ·可演化方法在高安全条件下的缺陷 | 第24页 |
| ·安全自演化CPU设计与分析 | 第24-28页 |
| ·安全演化CPU结构 | 第24-26页 |
| ·可靠性参数计算 | 第26-28页 |
| 3 安全自演化CPU的具体实现 | 第28-45页 |
| ·实现方法概述 | 第28页 |
| ·VHDL语言简介 | 第28-30页 |
| ·VHDL语言的概念 | 第28-29页 |
| ·VHDL语言的优势 | 第29-30页 |
| ·VHDL语言结构 | 第30页 |
| ·VHDL语言展望 | 第30页 |
| ·MIPS CPU设计 | 第30-37页 |
| ·MIPS指令集介绍 | 第30-31页 |
| ·MIPS CPU各部分模块的设计 | 第31-36页 |
| ·MIPS CPU整合 | 第36-37页 |
| ·高可靠冗余时钟设计 | 第37-42页 |
| ·故障安全并行冗余处理单元 | 第40-42页 |
| ·自演化模块设计 | 第42-45页 |
| ·冗余单元设计 | 第42-43页 |
| ·表决器设计 | 第43页 |
| ·CPU自演化过程 | 第43-45页 |
| 4 整体功能仿真 | 第45-52页 |
| ·CPU功能仿真 | 第45-52页 |
| ·ALU功能仿真 | 第45-46页 |
| ·内存功能仿真 | 第46-47页 |
| ·故障安全高频时钟单元功能仿真 | 第47-50页 |
| ·系统功能仿真 | 第50-52页 |
| 5 论文工作总结与展望 | 第52-53页 |
| ·论文工作总结 | 第52页 |
| ·展望 | 第52-53页 |
| 参考文献 | 第53-55页 |
| 索引 | 第55-57页 |
| 作者简历 | 第57-59页 |
| 学位论文数据集 | 第59页 |
