高速数字调制解调器的设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-12页 |
| ·数字调制技术简介 | 第7-10页 |
| ·课题背景 | 第10页 |
| ·本文的主要工作 | 第10-11页 |
| ·章节安排 | 第11-12页 |
| 2 QDPSK调制解调器原理及方案选择 | 第12-20页 |
| ·QDPSK调制解调原理 | 第12-18页 |
| ·二进制相移键控(BPSK) | 第12-13页 |
| ·四相相移键控(QPSK) | 第13-15页 |
| ·差分四相相移键控(QDPSK) | 第15-17页 |
| ·OQPSK简介 | 第17-18页 |
| ·采用QDPSK调制解调方案的理由 | 第18-20页 |
| 3 高速数字调制解调器的硬件设计 | 第20-36页 |
| ·方案选择 | 第20-22页 |
| ·高速数字调制解调器的硬件设计方案 | 第22页 |
| ·主要器件的选型及介绍 | 第22-28页 |
| ·FPGA器件 | 第23-24页 |
| ·D/A转换器 | 第24-25页 |
| ·A/D转换器 | 第25页 |
| ·数字下变频器 | 第25-26页 |
| ·CPCI总线控制器 | 第26-28页 |
| ·关键电路设计 | 第28-36页 |
| ·电源模块设计 | 第28-29页 |
| ·D/A转换及中频驱动电路设计 | 第29-31页 |
| ·A/D转换及数字下变频电路设计 | 第31-32页 |
| ·FPGA的配置及I/O设计 | 第32-36页 |
| 4 QDPSK调制算法的FPGA实现 | 第36-54页 |
| ·QDPSK调制解调器的结构 | 第36-37页 |
| ·功能模块的FPGA实现 | 第37-52页 |
| ·时钟管理模块 | 第38-39页 |
| ·数据源组帧模块 | 第39-40页 |
| ·数据加扰模块 | 第40-42页 |
| ·卷积编码模块 | 第42-44页 |
| ·差分/映射模块 | 第44-46页 |
| ·内插成形模块 | 第46-50页 |
| ·正交调制模块 | 第50-51页 |
| ·DAC5687配置模块 | 第51-52页 |
| ·QDPSK调制器软件的测试 | 第52-54页 |
| 5 高速PCB设计 | 第54-61页 |
| ·Cadence软件简介 | 第54页 |
| ·信号完整性分析 | 第54-56页 |
| ·高速信号的确定 | 第55页 |
| ·传输线和传输线效应 | 第55-56页 |
| ·PCB设计前的准备工作 | 第56-57页 |
| ·高速PCB设计要点 | 第57-59页 |
| ·避免传输线效应的方法 | 第57-58页 |
| ·高速PCB设计原则 | 第58-59页 |
| ·地线设计 | 第59页 |
| ·高速调制解调器的PCB设计及信号完整性分析 | 第59-61页 |
| 6 总结与展望 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-66页 |
