| 摘要 | 第10-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 研究背景 | 第13-15页 |
| 1.2 研究目标和意义 | 第15-16页 |
| 1.2.1 课题研究目标 | 第15页 |
| 1.2.2 课题研究意义 | 第15-16页 |
| 1.3 研究内容和本文工作 | 第16-17页 |
| 1.3.1 研究内容 | 第16页 |
| 1.3.2 本文工作 | 第16-17页 |
| 1.4 实验平台和实验数据 | 第17页 |
| 1.5 论文结构 | 第17-19页 |
| 第二章 多核DSP硬件应用研究及相关技术背景 | 第19-36页 |
| 2.1 硬件实验平台介绍 | 第19-23页 |
| 2.1.1 硬件平台系统介绍 | 第19-22页 |
| 2.1.2 硬件平台系统功能 | 第22-23页 |
| 2.1.3 硬件平台系统软件组成 | 第23页 |
| 2.2 C6678硬件特点介绍与分析 | 第23-27页 |
| 2.2.1 C6678介绍 | 第23-24页 |
| 2.2.2 C66x CorePac介绍 | 第24-26页 |
| 2.2.3 C66x存储及配置策略介绍 | 第26-27页 |
| 2.3 C6678多核启动方案 | 第27-32页 |
| 2.3.1 C6678启动方式介绍 | 第27页 |
| 2.3.2 C6678多核启动方式选择 | 第27-28页 |
| 2.3.3 C6678SPI启动流程 | 第28-30页 |
| 2.3.4 C6678多核启动原理 | 第30-31页 |
| 2.3.5 C6678多核启动辅助工作 | 第31-32页 |
| 2.4 JPEG2000算法概述 | 第32-34页 |
| 2.5 并行技术概述 | 第34-35页 |
| 2.6 容错技术概述 | 第35-36页 |
| 第三章 并行图像压缩系统设计与实现 | 第36-53页 |
| 3.1 应用场景介绍与分析 | 第36-37页 |
| 3.2 系统架构设计 | 第37-41页 |
| 3.2.1 单核DSP图像压缩流程及系统架构 | 第37-38页 |
| 3.2.2 并行模型选取 | 第38页 |
| 3.2.3 并行图像压缩系统架构设计 | 第38-41页 |
| 3.3 存储设计与优化 | 第41-46页 |
| 3.3.1 C6678芯片存储配置 | 第41-42页 |
| 3.3.2 DDR3存储规划设计 | 第42-43页 |
| 3.3.3 DDR3内部数据搬移优化 | 第43-44页 |
| 3.3.4 JPEG2000程序段存储分析与配置优化 | 第44-46页 |
| 3.4 多任务分配调度机制设计 | 第46-51页 |
| 3.4.1 多任务调度策略选取 | 第46页 |
| 3.4.2 多任务调度相关数据结构设计 | 第46-47页 |
| 3.4.3 多任务调度相关函数设计 | 第47-49页 |
| 3.4.4 多级优先级队列设计 | 第49-50页 |
| 3.4.5 死锁概念及死锁预防措施 | 第50-51页 |
| 3.5 性能验证与分析 | 第51-52页 |
| 3.5.1 性能验证实验设计 | 第51-52页 |
| 3.5.2 实验结果与分析 | 第52页 |
| 3.6 本章小结 | 第52-53页 |
| 第四章 多核DSP并行图像压缩系统容错功能设计与实现 | 第53-65页 |
| 4.1 软件容错相关概念 | 第53页 |
| 4.2 核级冗余容错相关现状 | 第53-56页 |
| 4.3 并行图像压缩系统容错设计 | 第56-60页 |
| 4.3.1 双模冗余技术 | 第56页 |
| 4.3.2 核级冗余容错模型设计 | 第56-59页 |
| 4.3.3 容错功能设计 | 第59-60页 |
| 4.4 并行图像压缩系统容错适应性调整 | 第60-63页 |
| 4.4.1 存储规划调整 | 第60-61页 |
| 4.4.2 多任务分配调度机制调整 | 第61-63页 |
| 4.5 容错功能验证与分析 | 第63-64页 |
| 4.5.1 容错功能实验设计 | 第63-64页 |
| 4.5.2 实验结果与分析 | 第64页 |
| 4.6 本章小结 | 第64-65页 |
| 第五章 总结与展望 | 第65-66页 |
| 5.1 工作总结 | 第65页 |
| 5.2 工作展望 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-71页 |
| 作者在学期间取得的学术成果 | 第71页 |