| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 课题研究背景 | 第10-11页 |
| 1.2 研究目的和研究意义 | 第11-12页 |
| 1.3 国内外研究现状 | 第12-17页 |
| 1.3.1 编码 | 第12-15页 |
| 1.3.2 译码 | 第15-17页 |
| 1.4 本论文的结构安排 | 第17-18页 |
| 第二章 LDPC码和UVM | 第18-46页 |
| 2.1 LDPC码的提出和发展 | 第18-20页 |
| 2.2 LDPC码的定义和分类 | 第20-21页 |
| 2.3 LDPC码解码技术 | 第21-31页 |
| 2.4 SYSTEMVERILOG验证方法学 | 第31-33页 |
| 2.5 UVM验证方法学 | 第33-45页 |
| 2.5.1 UVM中的COMPONENT和OBJECT | 第36-39页 |
| 2.5.2 UVM中的PHASE和SEQUENCE | 第39-42页 |
| 2.5.3 UVM内建类 | 第42-45页 |
| 2.6 本章小结 | 第45-46页 |
| 第三章 LDPC码编解码器微架构 | 第46-62页 |
| 3.1 10G-BASE-T中的LDPC码 | 第46-49页 |
| 3.2 编码器整体电路 | 第49-55页 |
| 3.2.1 小重量生成向量 | 第50-52页 |
| 3.2.2 大重量生成向量 | 第52-53页 |
| 3.2.3 生成校验位 | 第53-54页 |
| 3.2.4 控制器工作流程 | 第54-55页 |
| 3.3 解码器整体电路 | 第55-61页 |
| 3.3.1 预处理模块电路 | 第55-56页 |
| 3.3.2 并行解码模块 | 第56-58页 |
| 3.3.3 校验节点更新 | 第58-59页 |
| 3.3.4 变量节点更新 | 第59-61页 |
| 3.3.5 译码判断和输出缓存电路 | 第61页 |
| 3.4 本章小结 | 第61-62页 |
| 第四章 LDPC码编解码电路验证 | 第62-73页 |
| 4.1 编码电路测试 | 第62-66页 |
| 4.2 解码电路测试 | 第66-70页 |
| 4.3 编码解码电路联合测试 | 第70-72页 |
| 4.4 本章小结 | 第72-73页 |
| 第五章 结论 | 第73-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 附录 | 第80-89页 |