| 摘要 | 第6-7页 |
| Abstract | 第7-8页 |
| 第1章 绪论 | 第12-17页 |
| 1.1 引言 | 第12-13页 |
| 1.2 研究背景 | 第13页 |
| 1.3 国内外研究现状及意义 | 第13-15页 |
| 1.3.1 研究现状 | 第14-15页 |
| 1.3.2 研究意义 | 第15页 |
| 1.4 本文章节安排 | 第15-17页 |
| 第2章 Loran-C系统和RS编译码 | 第17-32页 |
| 2.1 Loran-C路基导航系统 | 第17页 |
| 2.1.1 Loran-C系统信号特点 | 第17页 |
| 2.2 RS码介绍 | 第17-22页 |
| 2.2.1 有限域 | 第18页 |
| 2.2.2 有限域元素的表示与运算 | 第18-19页 |
| 2.2.3 扩展域与生成多项式 | 第19-21页 |
| 2.2.4 有限域的加法器与乘法器算法 | 第21-22页 |
| 2.3 RS编码和译码算法 | 第22-31页 |
| 2.3.1 RS编码算法 | 第22-24页 |
| 2.3.2 RS译码流程 | 第24-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第3章 RS(30,10)编码器设计实现 | 第32-51页 |
| 3.1 基于Loran-C系统下的RS编码器 | 第32-34页 |
| 3.1.1 RS(30,10)编码器硬件电路设计 | 第33-34页 |
| 3.2 有限域乘法器的设计 | 第34-35页 |
| 3.3 有限域乘法器的优化 | 第35-40页 |
| 3.3.1 有限域GF(2~7)域元素的计算 | 第35-37页 |
| 3.3.2 RS(30,10)生成多项式计算 | 第37-38页 |
| 3.3.3 乘法器的两级优化 | 第38-40页 |
| 3.4 QuartusⅡ下一般RS编码器设计与实现 | 第40-45页 |
| 3.4.1 一般编码器的端口定义 | 第40-41页 |
| 3.4.2 一般编码器的结构设计 | 第41页 |
| 3.4.3 编码器程序设计 | 第41-43页 |
| 3.4.4 RS编码器的仿真实现 | 第43-44页 |
| 3.4.5 一般编码器存在的问题 | 第44-45页 |
| 3.5 连续编码器的设计实现 | 第45-50页 |
| 3.5.1 连续编码器实现原理 | 第45-46页 |
| 3.5.2 连续编码器工作过程 | 第46-48页 |
| 3.5.3 DCM模块介绍 | 第48-49页 |
| 3.5.4 系统模块的搭建 | 第49-50页 |
| 3.6 本章小结 | 第50-51页 |
| 第4章 RS(30,10)译码器设计与实现 | 第51-70页 |
| 4.1 RS(30,10)译码器的结构框架 | 第51页 |
| 4.2 伴随式模块 | 第51-54页 |
| 4.2.1 伴随式计算模块的建模 | 第52-53页 |
| 4.2.2 Verilog编程实现伴随式计算模块 | 第53-54页 |
| 4.3 改进BM模块设计实现 | 第54-57页 |
| 4.3.1 改进BM算法模块的建模 | 第54-55页 |
| 4.3.2 改进BM算法模块的Verilog硬件描述语言的设计与实现 | 第55-57页 |
| 4.4 Forney算法模块的设计与实现 | 第57-64页 |
| 4.4.1 Forney算法的模块建模 | 第57-59页 |
| 4.4.2 Forney算法模块的verilog实现 | 第59-64页 |
| 4.5 钱搜索模块的设计实现 | 第64-66页 |
| 4.5.1 钱搜索算法模块的建模 | 第64-65页 |
| 4.5.2 钱搜索模块的Verilog硬件描述语言设计实现 | 第65-66页 |
| 4.6 altshift_taps模块的设计和实现 | 第66页 |
| 4.7 顶层模块 | 第66-67页 |
| 4.8 RS(30,10)译码器系统 | 第67-69页 |
| 4.9 本章小结 | 第69-70页 |
| 第5章 RS(30,10)编译码器的FPGA实现 | 第70-80页 |
| 5.1 FPGA设计流程 | 第70-72页 |
| 5.1.1 FPGA调试工具和平台 | 第71-72页 |
| 5.2 RS(30,10)编码器设计综合和实现 | 第72-78页 |
| 5.2.1 编码器测试环境的建立 | 第72-73页 |
| 5.2.2 编码器RTL仿真 | 第73-76页 |
| 5.2.3 编码器的综合 | 第76-78页 |
| 5.3 RS(30,10)译码器设计综合和实现 | 第78-79页 |
| 5.3.1 设计输入 | 第78页 |
| 5.3.2 综合 | 第78-79页 |
| 5.3.3 布局布线 | 第79页 |
| 5.4 本章小结 | 第79-80页 |
| 结论 | 第80-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-86页 |
| 附录1 各模块RTL综合图 | 第86-89页 |
