| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 信道编码技术 | 第10-12页 |
| 1.1.1 香农定理 | 第10页 |
| 1.1.2 信道编码发展 | 第10-12页 |
| 1.2 Turbo码研究现状 | 第12-14页 |
| 1.3 论文研究背景和主要工作 | 第14-15页 |
| 第2章 TURBO码编译码原理 | 第15-26页 |
| 2.1 Turbo码编码原理 | 第15-17页 |
| 2.1.1 Turbo码编码结构 | 第15-16页 |
| 2.1.2 分量编码器 | 第16页 |
| 2.1.3 交织器 | 第16-17页 |
| 2.1.4 删余 | 第17页 |
| 2.2 Turbo码译码算法 | 第17-23页 |
| 2.2.1 MAP译码算法 | 第18-21页 |
| 2.2.2 Log-MAP以及Max-Log-MAP译码算法 | 第21-23页 |
| 2.2.3 增强型Enhanced-Max-Log-MAP译码算法 | 第23页 |
| 2.3 LTE标准的Turbo码 | 第23-24页 |
| 2.3.1 LTE标准Turbo码编码结构 | 第23-24页 |
| 2.3.2 内交织器 | 第24页 |
| 2.4 本章小结 | 第24-26页 |
| 第3章 高吞吐率TURBO译码方案设计 | 第26-42页 |
| 3.1 高吞吐率Turbo译码技术 | 第26-31页 |
| 3.1.1 滑窗译码 | 第26-27页 |
| 3.1.2 分块并行译码 | 第27-29页 |
| 3.1.3 并行无冲突交织器 | 第29-31页 |
| 3.1.4 迭代停止判决准则 | 第31页 |
| 3.2 Turbo译码器仿真设计 | 第31-41页 |
| 3.2.1 Turbo译码器浮点算法仿真 | 第31-38页 |
| 3.2.2 Turbo译码器定点方案设计 | 第38-41页 |
| 3.2.2.1 定点化 | 第38-39页 |
| 3.2.2.2 信道信息量化 | 第39页 |
| 3.2.2.3 译码器数据位宽 | 第39-41页 |
| 3.3 本章小结 | 第41-42页 |
| 第4章 高吞吐率TURBO译码器FPGA实现 | 第42-55页 |
| 4.1 FPGA开发工具 | 第42-44页 |
| 4.1.1 FPGA简介 | 第42页 |
| 4.1.2 EDA具 | 第42-43页 |
| 4.1.3 Turbo译码器FPGA设计流程 | 第43-44页 |
| 4.2 高吞吐率Turbo码的FPGA实现设计 | 第44-54页 |
| 4.2.1 高吞吐率Turbo码译码器的系统结构 | 第44-46页 |
| 4.2.2 SISO分量译码模块 | 第46-49页 |
| 4.2.2.1 Alpha计算模块 | 第47-48页 |
| 4.2.2.2 Beta计算模块 | 第48页 |
| 4.2.2.3 对数比计算模块 | 第48-49页 |
| 4.2.2.4 SISO_Ctrl模块 | 第49页 |
| 4.2.3 分块缓存模块 | 第49-51页 |
| 4.2.3.1 交织地址计算模块 | 第49-50页 |
| 4.2.3.2 顺序地址产生模块 | 第50页 |
| 4.2.3.3 并行交织/解交织模块 | 第50-51页 |
| 4.2.4 迭代停止判决模块 | 第51-52页 |
| 4.2.5 输入输出缓存模块 | 第52-54页 |
| 4.3 本章小结 | 第54-55页 |
| 第5章 系统验证及吞吐率分析 | 第55-63页 |
| 5.1 仿真验证 | 第55-56页 |
| 5.2 板级验证 | 第56-57页 |
| 5.3 译码器资源占用及吞吐率分析 | 第57-62页 |
| 5.3.1 译码器资源占用分析 | 第57-58页 |
| 5.3.2 吞吐率分析 | 第58-62页 |
| 5.4 本章小结 | 第62-63页 |
| 第6章 结论与展望 | 第63-65页 |
| 6.1 论文工作总结 | 第63页 |
| 6.2 未来研究工作和展望 | 第63-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 攻读硕士学位期间发表的论文及科研成果 | 第69页 |