| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 目录 | 第8-12页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 本课题的研究背景和意义 | 第12-14页 |
| 1.2 本课题的研究现状 | 第14-15页 |
| 1.3 论文的主要工作 | 第15-17页 |
| 1.4 本文的组织结构 | 第17-18页 |
| 第二章 原模图LDPC码的编译码理论 | 第18-29页 |
| 2.1 LDPC码的定义和表示方法 | 第18-20页 |
| 2.1.1 LDPC码的矩阵表示法 | 第19页 |
| 2.1.2 LDPC码的Tanner图表示法 | 第19-20页 |
| 2.1.3 LDPC码的度分布表示法 | 第20页 |
| 2.2 原模图LDPC码的构造 | 第20-23页 |
| 2.3 原模图LDPC码的编码算法 | 第23-25页 |
| 2.3.1 传统编码方法 | 第23-24页 |
| 2.3.2 利用H矩阵的快速编码方法 | 第24-25页 |
| 2.4 原模图LDPC码的译码算法 | 第25-29页 |
| 第三章 AWGN信道中原模图LDPC码的硬件测试平台实现 | 第29-64页 |
| 3.1 AWGN信道全硬件测试平台的基本框架 | 第29-32页 |
| 3.1.1 基本框架 | 第29-30页 |
| 3.1.2 测试平台的硬件模块构成 | 第30-31页 |
| 3.1.3 测试平台开发环境 | 第31-32页 |
| 3.2 原模图LDPC的准循环扩展方法 | 第32-34页 |
| 3.3 本文所用码型 | 第34-36页 |
| 3.4 高斯随机数发生器的硬件实现 | 第36-44页 |
| 3.4.1 MT-19937模块的实现 | 第36-41页 |
| 3.4.2 高斯随机BM模块的实现 | 第41-44页 |
| 3.5 原模图LDPC编码器的硬件实现 | 第44-56页 |
| 3.5.1 通用编码器 | 第44-49页 |
| 3.5.2 准循环编码器 | 第49-53页 |
| 3.5.3 改进型的准循环编码器 | 第53-55页 |
| 3.5.4 准循环编码器与通用编码器的比较 | 第55-56页 |
| 3.6 原模图LDPC译码器的硬件实现 | 第56-63页 |
| 3.7 本章小结 | 第63-64页 |
| 第四章 磁记录信道中原模图LDPC码的硬件测试平台的实现 | 第64-79页 |
| 4.1 磁记录信道中硬件测试平台的基本框架 | 第64-67页 |
| 4.1.1 原模图LDPC在磁记录系统中的模型 | 第64-65页 |
| 4.1.2 硬件平台基本框架 | 第65-67页 |
| 4.2 EPR4信道的设计 | 第67-70页 |
| 4.3 BCJR检测器的实现 | 第70-78页 |
| 4.3.1 BCJR算法原理简介 | 第70-73页 |
| 4.3.2 BCJR检测器的硬件设计 | 第73-78页 |
| 4.4 本章小结 | 第78-79页 |
| 第五章 硬件测试平台性能测试 | 第79-87页 |
| 5.1 测试结果 | 第80-82页 |
| 5.2 测试结果总结 | 第82页 |
| 5.3 资源消耗 | 第82-84页 |
| 5.4 测试速度 | 第84-87页 |
| 第六章 总结与展望 | 第87-89页 |
| 6.1 全文总结 | 第87-88页 |
| 6.2 展望 | 第88-89页 |
| 参考文献 | 第89-93页 |
| 附录 攻读硕士学位期间从事的科研项目 | 第93-94页 |
| 致谢 | 第94页 |