| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第6-10页 |
| 1.1 课题背景 | 第6-9页 |
| 1.1.1 USB OTG技术及意义 | 第6-7页 |
| 1.1.2 国内外研究动态 | 第7-9页 |
| 1.2 课题研究意义和目标 | 第9页 |
| 1.3 论文的组织结构 | 第9-10页 |
| 第二章 USB2.0 OTG相关介绍 | 第10-27页 |
| 2.1 USB2.0介绍 | 第10-17页 |
| 2.1.1 USB发展历程 | 第11-12页 |
| 2.1.2 USB2.0体系结构 | 第12-14页 |
| 2.1.2.1 USB系统的描述 | 第12-14页 |
| 2.1.2.2 USB总线物理接口 | 第14页 |
| 2.1.3 USB2.0协议介绍 | 第14-17页 |
| 2.1.3.1 数据传输 | 第15-16页 |
| 2.1.3.2 数据包 | 第16页 |
| 2.1.3.3 USB通信过程 | 第16-17页 |
| 2.2 OTG协议介绍 | 第17-20页 |
| 2.2.1 USB OTG的工作原理 | 第17-18页 |
| 2.2.2 对话请求协议(SNR) | 第18-19页 |
| 2.2.3 主从交换协议(HNP) | 第19-20页 |
| 2.3 UTMI简介 | 第20-26页 |
| 2.3.1 接口在系统中的位置 | 第20-21页 |
| 2.3.2 内部功能结构图 | 第21页 |
| 2.3.3 模块级别描述 | 第21-26页 |
| 2.3.3.1 倍频模块 | 第21-22页 |
| 2.3.3.2 延时锁存器 | 第22页 |
| 2.3.3.3 可变深度缓存 | 第22页 |
| 2.3.3.4 路由选择 | 第22-23页 |
| 2.3.3.5 NRZI解码 | 第23页 |
| 2.3.3.6 去比特填充逻辑 | 第23页 |
| 2.3.3.7. 移位串并转换积存器 | 第23页 |
| 2.3.3.8 接收状态机 | 第23-24页 |
| 2.3.3.9 NRZI编码 | 第24页 |
| 2.3.3.10 比特填充逻辑 | 第24-25页 |
| 2.3.3.11 发送数据移位寄存器 | 第25页 |
| 2.3.4.12 发送时序状态机 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 USB2.0 OTG PHY中的OTG模块电路设计 | 第27-44页 |
| 3.1 OTG的电气特性简介 | 第28-29页 |
| 3.1.1 电源的输出电压和输出电流要求 | 第28页 |
| 3.1.2 VBUS输入电阻 | 第28页 |
| 3.1.3 总线的上升时间和下降时间 | 第28页 |
| 3.1.4 数据线上的下拉电阻 | 第28-29页 |
| 3.1.5 数据线上的上拉电阻 | 第29页 |
| 3.2 OTG模块模拟电路设计 | 第29-43页 |
| 3.2.1 ID检测电路设计 | 第29-30页 |
| 3.2.2 比较器设计 | 第30-40页 |
| 3.2.2.1 比较器设计原理 | 第30-33页 |
| 3.2.2.2 Comparator1比较器设计 | 第33-38页 |
| 3.2.2.3 Comparator2比较器设计 | 第38页 |
| 3.2.2.4 Comparator3比较器设计 | 第38-40页 |
| 3.2.3 OTG的整体电路 | 第40-43页 |
| 3.3 本章小结 | 第43-44页 |
| 第四章 USB2.0 PHY模拟电路设计 | 第44-56页 |
| 4.1 高速差分数据接收电路 | 第44-47页 |
| 4.1.1 输入缓冲级 | 第44-45页 |
| 4.1.2 中间放大级电路 | 第45-47页 |
| 4.1.3 输出缓冲级电路 | 第47页 |
| 4.1.4 整体电路仿真 | 第47页 |
| 4.2 静噪(信号有效)检测电路 | 第47-53页 |
| 4.2.1 Squelch检测电路输入级 | 第49-50页 |
| 4.2.2 Squelch检测电路中间放大级 | 第50-52页 |
| 4.2.3 Squelch检测电路输出级 | 第52-53页 |
| 4.2.4 Squelch检测电路输出缓冲级 | 第53页 |
| 4.3 Squelch检测电路整体仿真 | 第53-54页 |
| 4.4 本章小结 | 第54-56页 |
| 第五章 总结和展望 | 第56-57页 |
| 参考文献 | 第57-59页 |
| 致谢 | 第59-60页 |