| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 课题研究背景及意义 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-15页 |
| 1.3 本文的主要工作 | 第15-16页 |
| 1.4 文章组织结构 | 第16-18页 |
| 第二章 SHA-3 算法介绍 | 第18-30页 |
| 2.1 SHA-3 算法结构 | 第18-19页 |
| 2.2 Keccak算法 | 第19-25页 |
| 2.2.1 Sponge结构 | 第20页 |
| 2.2.2 三维矩阵 | 第20-21页 |
| 2.2.3 五步迭代 | 第21-25页 |
| 2.3 SHA-3 算法安全性分析 | 第25-27页 |
| 2.3.1 雪崩效应测试 | 第25-26页 |
| 2.3.2 抗碰撞分析 | 第26-27页 |
| 2.4 SHA-3 算法应用领域 | 第27-29页 |
| 2.4.1 消息认证 | 第27-28页 |
| 2.4.2 数字签名 | 第28页 |
| 2.4.3 密钥产生电路 | 第28-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 SHA-3 算法硬件架构设计及优化 | 第30-40页 |
| 3.1 SHA-3 算法顶层架构设计 | 第30-33页 |
| 3.1.1 SHA-3 算法总体架构设计 | 第30-31页 |
| 3.1.2 控制电路单元模块设计 | 第31-32页 |
| 3.1.3 数据读入模块设计 | 第32-33页 |
| 3.1.4 轮函数运算模块设计 | 第33页 |
| 3.2 Keccak算法硬件设计 | 第33-36页 |
| 3.2.1 Keccak算法结构 | 第33-34页 |
| 3.2.2 五步迭代结构设计 | 第34-36页 |
| 3.3 Keccak算法硬件优化设计 | 第36-39页 |
| 3.3.1 Keccak算法速度优先设计 | 第37-38页 |
| 3.3.2 Keccak算法面积优先设计 | 第38-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第四章 SHA-3 算法硬件实现及性能指标分析 | 第40-54页 |
| 4.1 FPGA开发环境介绍 | 第40-42页 |
| 4.1.1 FPGA开发环境ISE | 第40-41页 |
| 4.1.2 FPGA开发环境ModelSim | 第41-42页 |
| 4.2 密码算法的FPGA实现流程 | 第42-44页 |
| 4.2.1 传统FPGA实现流程 | 第42-43页 |
| 4.2.2 密码算法的FPGA实现流程 | 第43-44页 |
| 4.3 Keccak算法硬件实现平台 | 第44-45页 |
| 4.4 Keccak算法FPGA实现性能指标 | 第45-51页 |
| 4.4.1 Keccak算法仿真验证及综合 | 第45-47页 |
| 4.4.2 Keccak算法硬件优化设计仿真及综合 | 第47-49页 |
| 4.4.3 Keccak算法FPGA实现性能指标 | 第49-51页 |
| 4.5 SHA-3 算法的应用系统 | 第51-53页 |
| 4.5.1 通信FPGA设计 | 第52页 |
| 4.5.2 计算FPGA设计 | 第52-53页 |
| 4.6 本章小结 | 第53-54页 |
| 第五章 总结与展望 | 第54-56页 |
| 5.1 工作总结 | 第54页 |
| 5.2 工作展望 | 第54-56页 |
| 致谢 | 第56-58页 |
| 参考文献 | 第58-62页 |
| 作者简历 | 第62页 |