| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-23页 |
| 1.1 论文研究背景 | 第15-16页 |
| 1.2 100Gbps数字信号处理器简介 | 第16-19页 |
| 1.3 100Gbps数字信号处理器的发展 | 第19-20页 |
| 1.4 论文主要章节工作及安排 | 第20-23页 |
| 第二章 帧同步系统概述 | 第23-31页 |
| 2.1 帧同步系统的性能要求 | 第23页 |
| 2.2 帧同步系统功能结构划分 | 第23-25页 |
| 2.3 帧同步系统和其他系统或模块间的关系 | 第25-26页 |
| 2.4 100Gbps数字信号处理器的调制解调方式 | 第26-30页 |
| 2.4.1 QPSK调制 | 第26-27页 |
| 2.4.2 PDM调制 | 第27-28页 |
| 2.4.3 PDM-QPSK调制 | 第28-30页 |
| 2.4.4 相干光解调技术 | 第30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 帧同步系统详细设计 | 第31-65页 |
| 3.1 帧同步系统设计思想 | 第31-33页 |
| 3.2 EVM矢量误差计算模块设计 | 第33-37页 |
| 3.3 PS偏振态同步模块设计 | 第37-44页 |
| 3.4 FS帧同步模块设计 | 第44-48页 |
| 3.5 DFS数据流同步模块设计 | 第48-52页 |
| 3.6 DFP数据流处理模块设计 | 第52-55页 |
| 3.7 PAC相位模糊纠正模块设计 | 第55-61页 |
| 3.7.1 TS定位模块设计 | 第57-59页 |
| 3.7.2 因子计算模块设计 | 第59-60页 |
| 3.7.3 数据缓存校正模块设计 | 第60-61页 |
| 3.8 DKS删除已知符号模块设计 | 第61-62页 |
| 3.9 DST可调可测模块设计 | 第62-63页 |
| 3.10 同步系统设计中的创新 | 第63-64页 |
| 3.11 本章小结 | 第64-65页 |
| 第四章 帧同步系统验证 | 第65-75页 |
| 4.1 平台及策略 | 第65-68页 |
| 4.2 验证的功能点分解 | 第68-69页 |
| 4.3 帧同步系统级关键验证用例 | 第69-73页 |
| 4.4 仿真验证结果分析 | 第73-74页 |
| 4.5 本章小结 | 第74-75页 |
| 第五章 总结与展望 | 第75-77页 |
| 5.1 总结 | 第75-76页 |
| 5.2 展望 | 第76-77页 |
| 致谢 | 第77-79页 |
| 参考文献 | 第79-81页 |
| 个人简介 | 第81-82页 |