| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第一章 绪论 | 第9-14页 |
| ·超高速通信系统中的并行传输技术 | 第9页 |
| ·国内外的研究现状 | 第9-11页 |
| ·并行时钟数据恢复电路技术指标 | 第11页 |
| ·集成电路工艺的选择 | 第11-12页 |
| ·论文的主要内容与结构 | 第12-14页 |
| 第二章 并行时钟数据恢复电路的构造及基本原理 | 第14-25页 |
| ·并行传输结构 | 第14-15页 |
| ·并行时钟数据恢复电路结构与分类 | 第15-24页 |
| ·几种典型的并行时钟数据恢复电路 | 第15-19页 |
| ·并行时钟数据恢复电路的分类 | 第19-21页 |
| ·并行时钟数据恢复电路的基本单元 | 第21-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 时钟数据恢复电路的基本构造与原理分析 | 第25-38页 |
| ·时钟数据恢复电路基本结构 | 第25-31页 |
| ·基于PLL型时钟数据恢复电路 | 第25-28页 |
| ·基于PS/PI型CDR电路 | 第28-29页 |
| ·基于过采样型CDR电路 | 第29-30页 |
| ·门控振荡型CDR电路 | 第30-31页 |
| ·PLL的基本原理 | 第31-36页 |
| ·PLL的分类 | 第31-32页 |
| ·PLL的基本概念 | 第32-33页 |
| ·PLL组成结构及分析 | 第33-36页 |
| ·相位选择插值基本原理 | 第36-37页 |
| ·本章小结 | 第37-38页 |
| 第四章 5Gb/s/ch并行时钟数据恢复电路 | 第38-68页 |
| ·5Gb/s/ch并行时钟数据恢复电路总体结构与原理 | 第38-40页 |
| ·整体电路结构 | 第38-39页 |
| ·基本工作原理 | 第39-40页 |
| ·基于PLL型时钟数据恢复电路设计 | 第40-57页 |
| ·半速率PFD电路设计 | 第40-46页 |
| ·电荷泵设计 | 第46-51页 |
| ·环形VCO设计 | 第51-55页 |
| ·判决电路及缓冲电路设计 | 第55-57页 |
| ·基于PS/PI型时钟数据恢复电路 | 第57-67页 |
| ·鉴相器电路设计 | 第57-58页 |
| ·PS/PI电路设计 | 第58-62页 |
| ·分接器电路设计 | 第62-65页 |
| ·数字控制单元设计 | 第65-67页 |
| ·本章小结 | 第67-68页 |
| 第五章 版图设计及仿真 | 第68-76页 |
| ·集成电路版图设计 | 第68-70页 |
| ·版图设计流程 | 第68页 |
| ·版图设计要点 | 第68-70页 |
| ·5Gb/s/ch并行CDR版图设计 | 第70-73页 |
| ·5Gb/s/ch并行CDR仿真验证 | 第73-75页 |
| ·本章小结 | 第75-76页 |
| 第六章 总结与展望 | 第76-78页 |
| ·本论文所做的主要工作及研究成果 | 第76页 |
| ·对下一步工作的建议 | 第76-78页 |
| 参考文献 | 第78-81页 |
| 附录1 攻读硕士学位期间撰写的论文 | 第81-82页 |
| 附录2 攻读硕士学位期间申请的专利 | 第82-83页 |
| 附录3 攻读硕士学位期间参加的科研项目 | 第83-84页 |
| 致谢 | 第84页 |