| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第1章 绪论 | 第11-16页 |
| ·论文研究背景及意义 | 第11页 |
| ·宽带波束形成方法综述 | 第11-12页 |
| ·宽带波束形成系统硬件实现平台综述 | 第12-13页 |
| ·论文主要内容及结构安排 | 第13-16页 |
| 第2章 宽带波束形成技术理论研究及仿真分析 | 第16-29页 |
| ·宽带数字波束形成方法 | 第16-18页 |
| ·频域宽带波束形成 | 第16-17页 |
| ·时域宽带波束形成 | 第17页 |
| ·方案选择 | 第17-18页 |
| ·宽带波束形成器的设计 | 第18-23页 |
| ·分数时延滤波器原理及方案选择 | 第18页 |
| ·最大平坦准则法 | 第18-19页 |
| ·宽带信号模型 | 第19-21页 |
| ·基于最大平坦准则的宽带波束形成器 | 第21-23页 |
| ·计算机仿真 | 第23-28页 |
| ·精确时延测试信号的产生方法 | 第23-24页 |
| ·分数时延滤波器时延处理 | 第24页 |
| ·滤波器阶数对时延的影响 | 第24-25页 |
| ·匹配滤波器的仿真分析 | 第25-27页 |
| ·分数与整数时延波束形成方法对比分析 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第3章 宽带波束形成器的 FPGA 设计及硬件平台调试 | 第29-44页 |
| ·宽带波束形成器的 FPGA 设计 | 第29-36页 |
| ·整体设计方案 | 第29页 |
| ·信号产生模块设计 | 第29-30页 |
| ·分数时延滤波器模块设计 | 第30-31页 |
| ·数据缓存模块设计 | 第31-32页 |
| ·波束形成模块设计 | 第32-33页 |
| ·Modelsim 仿真分析 | 第33-36页 |
| ·FPGA 硬件系统开发环境 | 第36-38页 |
| ·核心芯片 EP2C70F896C8N 简介 | 第36-37页 |
| ·FPGA 硬件平台 | 第37-38页 |
| ·硬件平台调试与验证 | 第38-43页 |
| ·电源模块验证 | 第38-39页 |
| ·时钟晶振验证 | 第39页 |
| ·JTAG 下载链路验证 | 第39-40页 |
| ·SDRAM 测试 | 第40-41页 |
| ·VGA 接口测试 | 第41-43页 |
| ·本章小结 | 第43-44页 |
| 第4章 SOPC 显控平台的设计 | 第44-64页 |
| ·相关技术介绍及方案选择 | 第44-47页 |
| ·SOPC 技术及 Nios 内核 | 第44-45页 |
| ·嵌入式图形用户界面的选择 | 第45-46页 |
| ·μC/GUI 基本概况 | 第46-47页 |
| ·SOPC 硬件系统的设计 | 第47-54页 |
| ·基本外设的设计 | 第47-48页 |
| ·VGA 接口驱动的设计 | 第48-51页 |
| ·PS/2 鼠标接口驱动设计 | 第51-53页 |
| ·SOPC 硬件系统构建 | 第53-54页 |
| ·嵌入式图形用户界面的设计 | 第54-61页 |
| ·μC/GUI 窗口控件的设计 | 第54页 |
| ·μC/GUI 窗体界面的设计 | 第54-56页 |
| ·μC/GUI 三维波形显示方法 | 第56-61页 |
| ·系统连接及配置 | 第61-63页 |
| ·μC/GUI 在 NiosⅡ系统中的移植 | 第61页 |
| ·嵌入式内核和底层驱动的软件配置 | 第61-63页 |
| ·本章小结 | 第63-64页 |
| 第5章 系统测试 | 第64-69页 |
| ·算法测试 | 第64-65页 |
| ·显控平台测试 | 第65-66页 |
| ·系统整体运行测试 | 第66-67页 |
| ·芯片资源和功耗分析 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 结论 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-76页 |
| 附录 | 第76页 |