变长编码在SoC测试中的应用研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-12页 |
| 第一章 绪论 | 第12-18页 |
| ·SoC测试概述 | 第12-16页 |
| ·SoC测试成本 | 第12-14页 |
| ·SoC测试现状 | 第14-15页 |
| ·SoC测试意义 | 第15-16页 |
| ·本文创新点及内容安排 | 第16-18页 |
| 第二章 SoC测试数据压缩方法简介 | 第18-30页 |
| ·SoC测试技术 | 第18-20页 |
| ·数字逻辑核测试 | 第19页 |
| ·存储器的测试 | 第19-20页 |
| ·基于DSP模拟和混合信号测试 | 第20页 |
| ·外建自测试方案 | 第20-29页 |
| ·字典编码 | 第23-24页 |
| ·哈夫曼编码 | 第24-25页 |
| ·9C编码 | 第25-26页 |
| ·游程编码 | 第26-27页 |
| ·交替与连续长度码 | 第27-28页 |
| ·混合定变长码 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第三章 部分编码压缩方案 | 第30-40页 |
| ·Golomb码 | 第30-32页 |
| ·部分编码 | 第32-35页 |
| ·测试数据及压缩效果分析 | 第35-36页 |
| ·测试数据分析 | 第35页 |
| ·压缩增益分析 | 第35-36页 |
| ·解码器及FSM状态图 | 第36-38页 |
| ·实验结果 | 第38-39页 |
| ·本章小结 | 第39-40页 |
| 第四章 组扩展编码在测试数据压缩中的应用 | 第40-50页 |
| ·FDR码 | 第40-41页 |
| ·组扩展编码 | 第41-44页 |
| ·测试数据及压缩效果分析 | 第44-46页 |
| ·测试数据分析 | 第44-45页 |
| ·压缩增益分析 | 第45-46页 |
| ·解码器及FSM状态图 | 第46-48页 |
| ·实验结果 | 第48-49页 |
| ·本章小结 | 第49-50页 |
| 第五章 总结与展望 | 第50-52页 |
| ·总结 | 第50-51页 |
| ·展望 | 第51-52页 |
| 参考文献 | 第52-57页 |
| 攻读硕士学位期间发表的论文 | 第57页 |
