| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究工作的背景与意义 | 第10页 |
| 1.2 通信系统与信道编码概述 | 第10-11页 |
| 1.3 LDPC码理论发展与现状 | 第11-13页 |
| 1.4 本论文的结构安排 | 第13-14页 |
| 第二章 LDPC码编译方法研究 | 第14-38页 |
| 2.1 LDPC码基本原理 | 第14-17页 |
| 2.2 LDPC码构造与编码 | 第17-27页 |
| 2.2.1 LDPC码的构造技术 | 第18-23页 |
| 2.2.2 LDPC码的编码技术 | 第23-27页 |
| 2.3 LDPC译码算法技术 | 第27-35页 |
| 2.3.1 基于树图的LDPC码译码算法 | 第27-29页 |
| 2.3.2 基于TANNER图的LDPC码译码算法 | 第29-33页 |
| 2.3.3 LOG-BP算法及改进型的BP算法 | 第33-34页 |
| 2.3.4 译码算法的仿真比较 | 第34-35页 |
| 2.4 LDPC编解码的性能分析及优化技术研究 | 第35-37页 |
| 2.4.1 密度进化理论分析与优化设计技术 | 第35-36页 |
| 2.4.2 外信息转移(EXIT)图分析与设计技术 | 第36页 |
| 2.4.3 高斯近似分析与优化设计技术 | 第36-37页 |
| 2.5 本章小结 | 第37-38页 |
| 第三章 QC-LDPC码编译码技术与芯片设计 | 第38-71页 |
| 3.1 QC-LDPC码构造编码技术及电路设计 | 第38-47页 |
| 3.1.1 本课题采取的LDPC码构造方法 | 第38-40页 |
| 3.1.2 QC-LDPC码编码技术 | 第40-44页 |
| 3.1.3 本课题采取的LDPC编码模块设计 | 第44-47页 |
| 3.2 QC-LDPC译码技术及电路设计 | 第47-57页 |
| 3.2.1 本课题采取准QC-LDPC译码方案 | 第48-50页 |
| 3.2.2 本课题采取的译码模块设计方案 | 第50-57页 |
| 3.3 锁相环PLL的设计和实现 | 第57-59页 |
| 3.3.1 压控振荡器的设计 | 第57-58页 |
| 3.3.2 仿真结果 | 第58-59页 |
| 3.4 低功耗设计与优化 | 第59-63页 |
| 3.4.1 工艺级低功耗技术 | 第59页 |
| 3.4.2 电路结构级低功耗技术 | 第59-60页 |
| 3.4.3 RTL级低功耗技术 | 第60-63页 |
| 3.5 可测性设计 | 第63-70页 |
| 3.5.1 DFT设计 | 第63-65页 |
| 3.5.2 MBIST设计 | 第65-69页 |
| 3.5.3 测试平台设计 | 第69-70页 |
| 3.6 本章小结 | 第70-71页 |
| 第四章 芯片物理实现 | 第71-78页 |
| 4.1 电源网络设计 | 第71-72页 |
| 4.2 信号完整性分析 | 第72-73页 |
| 4.2.1 串扰分析 | 第72页 |
| 4.2.2 IRDrop分析过程 | 第72-73页 |
| 4.3 物理版图设计难点和实现方案 | 第73-77页 |
| 4.3.1 芯片面积 | 第73-74页 |
| 4.3.2 芯片Memory数量 | 第74-76页 |
| 4.3.3 芯片时钟频率 | 第76-77页 |
| 4.4 本章小结 | 第77-78页 |
| 第五章 全文总结 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-81页 |