面向IP包处理的硬件多线程处理器研究与设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景 | 第7-8页 |
| ·研究现状 | 第8-9页 |
| ·本文贡献 | 第9-11页 |
| 第二章 硬件多线程处理器的设计技术 | 第11-17页 |
| ·基于硬件的处理器多线程实现 | 第11页 |
| ·主流处理器中多线程调度方式 | 第11-12页 |
| ·提高处理器效率的访问延迟隐藏技术 | 第12-13页 |
| ·线程切换过程中硬件保存机制 | 第13页 |
| ·基于RISC流水线结构的处理器关键技术 | 第13-17页 |
| ·流水线结构相关的处理技术 | 第14页 |
| ·流水线控制相关的处理技术 | 第14-17页 |
| 第三章 多线程处理器架构设计 | 第17-31页 |
| ·总体结构 | 第17-19页 |
| ·XDPE专用处理器指令集设计 | 第19-21页 |
| ·线程切换的结构设计 | 第21-23页 |
| ·XDPE线程切换现场保护机制 | 第23-25页 |
| ·线程状态保持 | 第23页 |
| ·多寄存器文件技术 | 第23-25页 |
| ·XDPE的存储器异步访问机制 | 第25-26页 |
| ·执行流水线的结构设计 | 第26-27页 |
| ·多线程处理器执行状态的规划 | 第27-29页 |
| ·ALU和移位器的设计考虑 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第四章 多线程处理器内核设计与实现 | 第31-55页 |
| ·流水线设计 | 第31-37页 |
| ·P0 级 | 第31-32页 |
| ·P1 级 | 第32-34页 |
| ·P2 级 | 第34-35页 |
| ·P3 级 | 第35-36页 |
| ·P4 级 | 第36-37页 |
| ·指令消除机制及指令暂停机制 | 第37页 |
| ·指令分支跳转设计 | 第37-41页 |
| ·类3 跳转指令 | 第37-38页 |
| ·类2 跳转指令 | 第38-39页 |
| ·类1 跳转指令 | 第39-40页 |
| ·推迟分支决定 | 第40页 |
| ·分支延迟 | 第40-41页 |
| ·提前设置条件码和分支预测 | 第41页 |
| ·硬件多线程机制实现 | 第41-45页 |
| ·本地CSR设计 | 第45-46页 |
| ·寄存器文件设计 | 第46-47页 |
| ·接口模块设计 | 第47-49页 |
| ·推拉引擎数据总线接口 | 第47-48页 |
| ·信号事件总线接口 | 第48-49页 |
| ·命令总线接口 | 第49页 |
| ·XDPE的FPGA与ASIC实现 | 第49-52页 |
| ·FGPA实现 | 第49-51页 |
| ·ASIC 实现 | 第51-52页 |
| ·XDPE的性能优化考虑 | 第52-53页 |
| ·本章小结 | 第53-55页 |
| 第五章 处理器功能验证与性能分析 | 第55-67页 |
| ·功能验证 | 第55-62页 |
| ·循环程序 | 第55-56页 |
| ·字节顺序转换 | 第56-57页 |
| ·长字对齐 | 第57-58页 |
| ·位序逆转 | 第58-59页 |
| ·乘法运算 | 第59-61页 |
| ·校验和 | 第61-62页 |
| ·FPGA后仿真验证及板级测试 | 第62-64页 |
| ·性能分析 | 第64-65页 |
| ·本章小结 | 第65-67页 |
| 第六章 结束语 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 研究成果 | 第75-76页 |
