| 目录 | 第2-4页 |
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第8-15页 |
| 1.1 研究背景 | 第8-10页 |
| 1.2 当前研究进展 | 第10-12页 |
| 1.3 研究内容 | 第12-13页 |
| 1.4 论文结构 | 第13-15页 |
| 第二章 片上网络及可重构技术背景 | 第15-28页 |
| 2.1 片上网络技术背景 | 第15-23页 |
| 2.1.1 通信交通模式 | 第15-16页 |
| 2.1.2 拓扑结构 | 第16-18页 |
| 2.1.3 路由算法 | 第18-20页 |
| 2.1.4 流控制策略 | 第20-23页 |
| 2.1.5 服务质量QoS | 第23页 |
| 2.2 可重构技术背景 | 第23-27页 |
| 2.2.1 可重构单元粒度 | 第24页 |
| 2.2.2 重构方式 | 第24-25页 |
| 2.2.3 现场可编程门阵列 | 第25-27页 |
| 2.3 本章小结 | 第27-28页 |
| 第三章 片上网络设计 | 第28-46页 |
| 3.1 基于片上网络的DPR系统芯片结构 | 第28-29页 |
| 3.2 基于片上网络的DPR系统设计流程 | 第29-30页 |
| 3.3 片上网络可配置参数及数据包格式 | 第30-31页 |
| 3.4 路由结构 | 第31-35页 |
| 3.4.1 输入通道 | 第32-34页 |
| 3.4.2 虚通道分配器 | 第34页 |
| 3.4.3 开关矩阵及仲裁器 | 第34-35页 |
| 3.5 资源网络接口结构 | 第35-39页 |
| 3.6 实验结果 | 第39-45页 |
| 3.6.1 功能仿真实验 | 第39-40页 |
| 3.6.2 性能测试实验 | 第40-45页 |
| 3.7 本章小结 | 第45-46页 |
| 第四章 处理器节点设计 | 第46-67页 |
| 4.1 处理器及总线概述 | 第46-51页 |
| 4.1.1 ARM及AMBA | 第46-47页 |
| 4.1.2 PowerPC及CoreConnect | 第47-48页 |
| 4.1.3 LEON | 第48-49页 |
| 4.1.4 OpenRISC及Wishbone | 第49-50页 |
| 4.1.5 CPU及总线选择 | 第50-51页 |
| 4.2 OpenRISC 1200 CPU | 第51-54页 |
| 4.3 Wishbone总线 | 第54-57页 |
| 4.4 处理器节点硬件结构 | 第57-61页 |
| 4.4.1 总体结构 | 第57-58页 |
| 4.4.2 处理器子节点地址分配 | 第58-59页 |
| 4.4.3 WB2RNI桥接器 | 第59-61页 |
| 4.5 处理器节点软件开发 | 第61-62页 |
| 4.6 实验结果 | 第62-66页 |
| 4.6.1 软硬件协同验证实验 | 第62-64页 |
| 4.6.2 板级测试实验 | 第64-66页 |
| 4.7 本章小结 | 第66-67页 |
| 第五章 SRAM控制节点设计 | 第67-73页 |
| 5.1 CPU与DMA传输模式 | 第67-68页 |
| 5.2 SRAM控制器控制命令设计 | 第68-70页 |
| 5.3 SRAM控制器结构设计 | 第70-72页 |
| 5.4 实验结果 | 第72页 |
| 5.5 本章小结 | 第72-73页 |
| 第六章 DPR原型系统设计 | 第73-81页 |
| 6.1 Xilinx的DPR设计方法 | 第73-74页 |
| 6.2 Xilinx的DPR设计术语 | 第74-76页 |
| 6.3 Xilinx的DPR设计流程 | 第76-78页 |
| 6.4 DPR原型系统验证 | 第78-80页 |
| 6.5 本章小结 | 第80-81页 |
| 第七章 总结与展望 | 第81-83页 |
| 7.1 全文工作总结 | 第81页 |
| 7.2 创新点总结 | 第81-82页 |
| 7.3 展望 | 第82-83页 |
| 参考文献 | 第83-88页 |
| 致谢 | 第88-89页 |
| 攻读学位期间科研成果 | 第89-90页 |