高速串行协议交换机FPGA原型验证研究与实现
| 摘要 | 第3-4页 |
| abstract | 第4页 |
| 1 绪论 | 第6-10页 |
| 1.1 课题研究背景 | 第6页 |
| 1.2 国内外研究现状 | 第6-8页 |
| 1.3 本文主要研究内容 | 第8页 |
| 1.4 论文各章节主要内容 | 第8-9页 |
| 1.5 本章小结 | 第9-10页 |
| 2 基于FPGA的验证技术研究 | 第10-18页 |
| 2.1 FPGA结构 | 第10-11页 |
| 2.2 FPGA验证技术研究 | 第11-16页 |
| 2.2.1 FPGA验证技术的优势分析 | 第12-13页 |
| 2.2.2 FPGA验证技术的局限性分析 | 第13-14页 |
| 2.2.3 基于FPGA的SoC芯片验证方案研究 | 第14-16页 |
| 2.3 本章小结 | 第16-18页 |
| 3 高速串行协议交换机验证方案设计 | 第18-30页 |
| 3.1 高速串行协议交换机 | 第18-21页 |
| 3.2 交换机验证方案设计 | 第21-29页 |
| 3.2.1 待验证模块功能点提取 | 第22-25页 |
| 3.2.2 交换机原型电路实现 | 第25-26页 |
| 3.2.3 验证环境搭建 | 第26页 |
| 3.2.4 板级调试与验证 | 第26-29页 |
| 3.2.5 验证结果分析 | 第29页 |
| 3.3 本章小结 | 第29-30页 |
| 4 高速串行协议交换机原型电路实现 | 第30-48页 |
| 4.1 RTL代码修改 | 第30-37页 |
| 4.1.1 存储单元 | 第30-31页 |
| 4.1.2 时钟单元设计 | 第31-35页 |
| 4.1.3 高速通道替换 | 第35-36页 |
| 4.1.4 FPGA顶层设计 | 第36-37页 |
| 4.2 代码修改后功能验证与结果分析 | 第37-40页 |
| 4.3 FPGA器件映射 | 第40-45页 |
| 4.3.1 交换机芯片原型电路的综合 | 第40-41页 |
| 4.3.2 交换机芯片原型电路的时序优化 | 第41-45页 |
| 4.4 编程文件生成及逻辑固化 | 第45-46页 |
| 4.5 本章小结 | 第46-48页 |
| 5 验证平台搭建与验证结果分析 | 第48-58页 |
| 5.1 FPGA验证平台搭建 | 第48-52页 |
| 5.2 验证实施与结果分析 | 第52-56页 |
| 5.3 本章小结 | 第56-58页 |
| 6 结论和展望 | 第58-60页 |
| 致谢 | 第60-62页 |
| 参考文献 | 第62-63页 |
