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10位低功耗SAR ADC设计研究

摘要第5-6页
ABSTRACT第6页
符号对照表第12-13页
缩略语对照表第13-17页
第一章 绪论第17-23页
    1.1 研究背景第17-20页
        1.1.1 ADC的发展背景第17页
        1.1.2 SAR ADC的技术优势第17-18页
        1.1.3 SAR ADC的高速发展第18-20页
    1.2 论文的研究内容与目标第20页
    1.3 论文的组织结构第20-23页
第二章 高速低功耗ADC架构概述第23-39页
    2.1 引言第23-24页
    2.2 ADC的基本工作原理第24-28页
        2.2.1 ADC的静态特性第25-26页
        2.2.2 ADC的动态特性第26-28页
    2.3 高速ADC结构介绍第28-37页
        2.3.1 Flash ADC第28-30页
        2.3.2 Sigma-Delta ADC第30-31页
        2.3.3 流水线型ADC(Pipeline ADC)第31-32页
        2.3.4 折叠内插型ADC(Folding and Interpolation)第32-34页
        2.3.5 逐次逼近式ADC(Successive-approximation register ADC)第34-37页
    2.4 几种高速ADC比较第37-38页
    2.5 本章小结第38-39页
第三章 高速低功耗SAR ADC技术分析第39-59页
    3.1 SAR ADC提速原理第39-41页
    3.2 异步时序控制第41-44页
        3.2.1 比较器到SAR逻辑控制第42页
        3.2.2 比较器到DAC电容阵列第42-43页
        3.2.3 SAR逻辑到DAC电容阵列第43-44页
    3.3 采样保持电路第44-49页
        3.3.1 MOS采样电路非理想因素第44-48页
        3.3.2 差分采样开关第48-49页
    3.4 DAC技术第49-54页
        3.4.1 分段式电容结构第49-50页
        3.4.2 C-2C电容结构第50-51页
        3.4.3 几种DAC结构的时序与功耗第51-54页
    3.5 高速动态比较器第54-57页
        3.5.1 比较器原理第54-55页
        3.5.2 比较器静态特性第55-57页
        3.5.3 比较器动态特性第57页
    3.6 校准技术第57-58页
        3.6.1 前台校准第57-58页
        3.6.2 后台校准第58页
    3.7 本章小结第58-59页
第四章 10位低功耗SAR ADC的实现第59-81页
    4.1 采样保持电路设计第59-63页
        4.1.1 米勒电容采样电路原理第59-60页
        4.1.2 采样开关设计第60-61页
        4.1.3 基于米勒电容采样电路的实现第61-63页
    4.2 DAC电容阵列设计第63-67页
        4.2.1 单位电容第63-64页
        4.2.2“Monotonic switch”时序第64-66页
        4.2.3 DAC电容阵列的实现第66-67页
    4.3 比较器设计第67-72页
        4.3.1 可再生比较器第67页
        4.3.2 比较器基本结构设计第67-69页
        4.3.3 直流失调第69-70页
        4.3.4 比较器实现与仿真第70-72页
    4.4 SAR ADC逻辑控制电路第72-79页
        4.4.1 逻辑控制基本单元第72-75页
        4.4.2 时序逻辑控制电路第75-79页
    4.5 本章小结第79-81页
第五章 SAR ADC电路整体仿真第81-87页
    5.1 静态分析方法第81-82页
    5.2 动态分析方法第82-83页
    5.3 整体电路仿真参数第83-85页
    5.4 本章小结第85-87页
第六章 总结与展望第87-89页
    6.1 总结第87-88页
    6.2 未来展望第88-89页
参考文献第89-93页
致谢第93-95页
作者简介第95-96页

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