| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略语对照表 | 第9-12页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 研究背景和意义 | 第12-13页 |
| 1.2 研究现状 | 第13-16页 |
| 1.3 论文内容及写作安排 | 第16-18页 |
| 第二章 相关背景介绍 | 第18-26页 |
| 2.1 RFID系统 | 第18-21页 |
| 2.1.1 RFID系统和工作原理 | 第18-19页 |
| 2.1.2 RFID标签的分类 | 第19页 |
| 2.1.3 RFID的特点 | 第19-20页 |
| 2.1.4 RFID系统的安全问题 | 第20-21页 |
| 2.2 FPGA及其开发工具ISE简介 | 第21-24页 |
| 2.2.1 FPGA概述 | 第21-22页 |
| 2.2.2 ISE概述 | 第22-23页 |
| 2.2.3 综合工具XST | 第23-24页 |
| 2.2.4 仿真工具 | 第24页 |
| 2.3 Verilog HDL语言简述 | 第24-26页 |
| 2.3.1 Verilog HDL概述 | 第24页 |
| 2.3.2 Verilog HDL和VHDL的区别 | 第24-26页 |
| 第三章 基于二次剩余的低成本RFID认证协议硬件实现设计 | 第26-38页 |
| 3.1 一种基于二次剩余的低成本RFID认证协议 | 第26-28页 |
| 3.1.1 初始化阶段 | 第26-27页 |
| 3.1.2 标签与阅读器认证阶段 | 第27-28页 |
| 3.2 协议在RFID标签上实现的设计方案 | 第28-31页 |
| 3.2.1 LHW二次剩余单向函数的改进 | 第28-29页 |
| 3.2.2 求模运算的改进 | 第29-30页 |
| 3.2.3 总体设计方案 | 第30-31页 |
| 3.3 硬件乘法器设计 | 第31-38页 |
| 3.3.1 3位乘法器的设计 | 第31-33页 |
| 3.3.2 16位乘法器的设计 | 第33-34页 |
| 3.3.3 新型低成本大数乘法器的设计 | 第34-38页 |
| 第四章 新型低成本大数乘法器的FPGA仿真实现 | 第38-56页 |
| 4.1 实验环境介绍 | 第38-39页 |
| 4.2 低成本大数乘法器的仿真 | 第39-56页 |
| 4.2.1 大数的表示和存储 | 第39-40页 |
| 4.2.2 大数模乘的加法运算 | 第40-43页 |
| 4.2.3 3位乘法器的仿真 | 第43-45页 |
| 4.2.4 16位乘法器的仿真 | 第45-48页 |
| 4.2.5 新型低成本大数乘法器的仿真 | 第48-56页 |
| 第五章 总结与展望 | 第56-58页 |
| 5.1 工作总结 | 第56页 |
| 5.2 工作展望 | 第56-58页 |
| 参考文献 | 第58-62页 |
| 致谢 | 第62-64页 |
| 作者简介 | 第64-66页 |