一种跳码通信系统方案设计及相关模块FPGA实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 背景与意义 | 第16-17页 |
| 1.2 国内外研究状况 | 第17-19页 |
| 1.3 研究内容及结构安排 | 第19-20页 |
| 第二章 系统相关原理与技术 | 第20-28页 |
| 2.1 跳码系统的原理 | 第20-23页 |
| 2.1.1 扩频通信相关原理 | 第20-21页 |
| 2.1.2 跳码直扩通信 | 第21-23页 |
| 2.2 混沌理论概述 | 第23-24页 |
| 2.3 同步捕获 | 第24-25页 |
| 2.4 同步跟踪 | 第25-27页 |
| 2.4.1 载波跟踪 | 第25-26页 |
| 2.4.2 码跟踪 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 发射端基带设计与FPGA实现 | 第28-48页 |
| 3.1 发射端总体方案设计 | 第28-29页 |
| 3.2 相关方案设计 | 第29-37页 |
| 3.2.1 同步头设计 | 第29-30页 |
| 3.2.2 数据格式设计 | 第30页 |
| 3.2.3 伪随机序列选择 | 第30-32页 |
| 3.2.4 混沌跳码图案设计 | 第32-36页 |
| 3.2.5 数据加扰 | 第36页 |
| 3.2.6 波形成形 | 第36-37页 |
| 3.3 FPGA型号选择 | 第37-38页 |
| 3.4 FPGA模块设计与验证 | 第38-46页 |
| 3.4.1 时钟控制模块 | 第39页 |
| 3.4.2 ARM与FPGA接口模块 | 第39-40页 |
| 3.4.3 数据格式模块 | 第40-41页 |
| 3.4.4 跳码产生模块 | 第41-43页 |
| 3.4.5 扩频模块 | 第43-44页 |
| 3.4.6 加扰模块 | 第44-45页 |
| 3.4.7 波形成形模块 | 第45-46页 |
| 3.5 本章小结 | 第46-48页 |
| 第四章 接收端基带设计及FPGA实现 | 第48-72页 |
| 4.1 接收端总体方案设计 | 第48页 |
| 4.2 相关方案设计 | 第48-55页 |
| 4.2.1 同步捕获设计 | 第48-50页 |
| 4.2.2 载波跟踪环设计 | 第50-53页 |
| 4.2.3 码跟踪与解扩设计 | 第53-55页 |
| 4.3 FPGA型号选择 | 第55-56页 |
| 4.4 FPGA模块设计与验证 | 第56-70页 |
| 4.4.1 总体控制模块 | 第56-57页 |
| 4.4.2 数据预处理 | 第57-58页 |
| 4.4.3 同步捕获 | 第58-62页 |
| 4.4.4 跟踪与解扩模块 | 第62-70页 |
| 4.4.5 FPGA与ARM接口模块 | 第70页 |
| 4.5 本章小结 | 第70-72页 |
| 第五章 总结与展望 | 第72-74页 |
| 5.1 研究结论 | 第72页 |
| 5.2 研究展望 | 第72-74页 |
| 参考文献 | 第74-78页 |
| 致谢 | 第78-80页 |
| 作者简介 | 第80-81页 |
