| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 乘法器的研究现状 | 第10-11页 |
| 1.3 研究内容与设计指标 | 第11-12页 |
| 1.3.1 研究内容 | 第11-12页 |
| 1.3.2 设计指标 | 第12页 |
| 1.4 论文组织 | 第12-13页 |
| 第二章 乘法器的基本原理与实现方法 | 第13-21页 |
| 2.1 乘法器的基本原理 | 第13-14页 |
| 2.2 迭代乘法器 | 第14-15页 |
| 2.3 阵列乘法器 | 第15-20页 |
| 2.3.1 线性乘法器 | 第15-16页 |
| 2.3.2 Wallace乘法器 | 第16-18页 |
| 2.3.3 OS乘法器 | 第18-19页 |
| 2.3.4 Dadda乘法器 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第三章 Booth算法乘法器 | 第21-49页 |
| 3.1 Booth算法 | 第21-25页 |
| 3.1.1 Booth算法的基本原理 | 第21-23页 |
| 3.1.2 基4的Booth算法 | 第23-25页 |
| 3.2 基4的Booth算法乘法器的实现 | 第25-30页 |
| 3.2.1 一般乘法器的设计 | 第25-27页 |
| 3.2.2 本文乘法器的设计 | 第27-30页 |
| 3.3 Booth乘法器的具体实现结构 | 第30-47页 |
| 3.3.1 流水线技术 | 第30-31页 |
| 3.3.2 Booth编码电路的优化与实现 | 第31-36页 |
| 3.3.3 压缩器结构的优化与实现 | 第36-42页 |
| 3.3.4 40位超前进位加法器的设计与实现 | 第42-46页 |
| 3.3.5 部分积取反的实现 | 第46-47页 |
| 3.4 本章小结 | 第47-49页 |
| 第四章 Booth算法乘法器的验证 | 第49-61页 |
| 4.1 模块级的仿真验证 | 第49-53页 |
| 4.2 系统级的仿真验证平台 | 第53-56页 |
| 4.2.1 基于SystemVerilog语言的验证平台 | 第54-55页 |
| 4.2.2 基于Verilog语言的验证平台 | 第55-56页 |
| 4.3 系统级的仿真验证 | 第56-59页 |
| 4.3.1 系统级的前仿真验证 | 第57-58页 |
| 4.3.2 系统级的后仿真验证 | 第58-59页 |
| 4.4 本章小结 | 第59-61页 |
| 第五章 总结与展望 | 第61-63页 |
| 5.1 总结 | 第61页 |
| 5.2 展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-67页 |
| 攻读硕士学位期间发表的论文 | 第67页 |