基于DDR3的数字视频缓存与传输系统设计
| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 1 绪论 | 第9-17页 |
| 1.1 课题的背景及意义 | 第9-10页 |
| 1.1.1 研究背景 | 第9-10页 |
| 1.1.2 研究意义 | 第10页 |
| 1.2 国内外研究现状 | 第10-16页 |
| 1.2.1 国外研究现状 | 第11-13页 |
| 1.2.2 国内发展现状 | 第13-15页 |
| 1.2.3 视频传输技术面临的挑战 | 第15-16页 |
| 1.3 课题研究内容及章节架构 | 第16页 |
| 1.4 本章小结 | 第16-17页 |
| 2 数字视频缓存与传输系统的硬件设计 | 第17-31页 |
| 2.1 系统总体硬件设计 | 第17-18页 |
| 2.2 视频图像采集接口硬件设计 | 第18-20页 |
| 2.3 FPGA主控系统硬件设计 | 第20-22页 |
| 2.4 光纤接口硬件设计 | 第22-25页 |
| 2.5 DDR3高速数据缓存硬件设计 | 第25-27页 |
| 2.6 千兆级以太网接口硬件设计 | 第27-29页 |
| 2.7 本章小结 | 第29-31页 |
| 3 数字视频缓存与传输系统的逻辑设计 | 第31-53页 |
| 3.1 系统软件总体设计方案 | 第31-32页 |
| 3.2 CMOS图像传感器程序控制设计 | 第32-35页 |
| 3.2.1 CMOS图像传感器上电初始化 | 第32-33页 |
| 3.2.2 CMOS图像传感器寄存器配置 | 第33-35页 |
| 3.3 光纤收发模块程序控制设计 | 第35-41页 |
| 3.3.1 GTP数据发送 | 第35-37页 |
| 3.3.2 GTP数据接收 | 第37-38页 |
| 3.3.3 光纤模块数据发送协议 | 第38-40页 |
| 3.3.4 光纤模块数据接收协议 | 第40-41页 |
| 3.4 DDR3程序控制设计 | 第41-48页 |
| 3.4.1 DDR3控制器IP核 | 第41-44页 |
| 3.4.2 MIG IP核的重构逻辑设计 | 第44-48页 |
| 3.5 千兆以太网模块逻辑控制 | 第48-51页 |
| 3.6 本章小结 | 第51-53页 |
| 4 系统性能测试及验证 | 第53-64页 |
| 4.1 光纤模块测试 | 第53-55页 |
| 4.2 DDR3模块功能测试 | 第55-56页 |
| 4.3 千兆以太网功能测试 | 第56-59页 |
| 4.3.1 千兆以太网可靠性稳定性测试 | 第57-58页 |
| 4.3.2 千兆以太网速度测试 | 第58-59页 |
| 4.4 图像传输性能总体测试 | 第59-62页 |
| 4.5 本章小结 | 第62-64页 |
| 5 总结与展望 | 第64-66页 |
| 5.1 论文总结 | 第64-65页 |
| 5.2 工作展望 | 第65-66页 |
| 参考文献 | 第66-71页 |
| 攻读硕士期间发表的论文及所取得的研究成果 | 第71-72页 |
| 致谢 | 第72-73页 |
