HEVC帧间预测解码VLSI的研究与实现
| 摘要 | 第6-7页 |
| abstract | 第7-8页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 论文研究的目的与意义 | 第9-10页 |
| 1.2 国内外HEVC帧间预测研究现状 | 第10-11页 |
| 1.3 论文的组织结构 | 第11-13页 |
| 第二章 HEVC帧间预测相关技术研究 | 第13-32页 |
| 2.1 HEVC编码亮点技术研究 | 第13-17页 |
| 2.1.1 编码单元的划分 | 第13-14页 |
| 2.1.2 帧内预测技术 | 第14-15页 |
| 2.1.3 帧间预测技术 | 第15页 |
| 2.1.4 改进的并行编码技术 | 第15-17页 |
| 2.2 HEVC解码器的基本流程 | 第17-18页 |
| 2.3 Merge模式技术研究 | 第18-25页 |
| 2.3.1 空间域运动信息预测技术 | 第19-21页 |
| 2.3.2 时间域运动信息预测技术 | 第21-24页 |
| 2.3.3 Bi-combine运动信息预测技术 | 第24-25页 |
| 2.4 AMVP技术研究 | 第25-27页 |
| 2.5 亚像素插值预测技术研究 | 第27-29页 |
| 2.5.1 亮度亚像素处理技术 | 第27-28页 |
| 2.5.2 色度亚像素处理技术 | 第28-29页 |
| 2.6 权值预测技术研究 | 第29-31页 |
| 2.6.1 默认权值预测处理技术 | 第30页 |
| 2.6.2 显示权值预测处理技术 | 第30-31页 |
| 2.7 本章小结 | 第31-32页 |
| 第三章 帧间预测解码过程的硬件设计 | 第32-57页 |
| 3.1 HEVC硬件系统架构设计 | 第32-33页 |
| 3.2 帧间解码器的VLSI架构设计 | 第33-38页 |
| 3.2.1 运动信息预测模块设计 | 第34-36页 |
| 3.2.2 像素信息预测处理模块设计 | 第36-37页 |
| 3.2.3 帧间预测后处理模块设计 | 第37-38页 |
| 3.3 Merge模式预测运动信息过程 | 第38-49页 |
| 3.3.1 Merge预测模式顶层设计 | 第38-41页 |
| 3.3.2 Merge模式空间域设计 | 第41-44页 |
| 3.3.3 Merge模式时间域设计 | 第44-47页 |
| 3.3.4 Bi-combine模式获得运动信息 | 第47-48页 |
| 3.3.5 Zero模式获得运动信息 | 第48-49页 |
| 3.4 AMVP技术预测运动信息过程 | 第49-53页 |
| 3.4.1 AMVP预测技术顶层设计 | 第49-51页 |
| 3.4.2 AMVP技术空间域设计 | 第51-53页 |
| 3.5 参考像素读取控制模块 | 第53-55页 |
| 3.6 预测像素存储控制模块 | 第55-56页 |
| 3.7 本章小结 | 第56-57页 |
| 第四章 HEVC帧间解码器仿真验证 | 第57-64页 |
| 4.1 验证平台搭建 | 第57-58页 |
| 4.2 验证结果分析 | 第58-63页 |
| 4.2.1 运动信息预测结果分析 | 第58-60页 |
| 4.2.2 运动信息读写控制结果分析 | 第60-61页 |
| 4.2.3 像素信息读取结果分析 | 第61-62页 |
| 4.2.4 像素信息存储结果分析 | 第62-63页 |
| 4.3 本章小结 | 第63-64页 |
| 第五章 结论与展望 | 第64-66页 |
| 5.1 总结 | 第64-65页 |
| 5.2 展望 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70-71页 |
| 附录 | 第71页 |
