高速并行总线接口的信号完整性分析与设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第1章 绪论 | 第7-12页 |
| ·课题背景及来源 | 第7-9页 |
| ·国内外发展现状 | 第9-10页 |
| ·主要工作与内容安排 | 第10-12页 |
| ·主要工作 | 第10-11页 |
| ·内容安排 | 第11-12页 |
| 第2章 高速并行总线的仿真概述 | 第12-20页 |
| ·高速并行总线的互连设计技术解析 | 第12-14页 |
| ·模型与建模 | 第12-13页 |
| ·仿真 | 第13-14页 |
| ·测量 | 第14页 |
| ·新的设计方法学 | 第14-16页 |
| ·总线驱动的计算机仿真 | 第16-17页 |
| ·IBIS模型简介 | 第17-20页 |
| ·IBIS模型的基本组成 | 第18-19页 |
| ·IBIS模型精度及验证 | 第19-20页 |
| 第3章 信号完整性分析与仿真 | 第20-50页 |
| ·信号完整性定义及其任务 | 第20-22页 |
| ·传输线原理 | 第22-25页 |
| ·PCB中的传输线结构 | 第22页 |
| ·传输线中信号的传播 | 第22-23页 |
| ·传输线的建模和寄生参数的提取 | 第23-25页 |
| ·反射噪声分析与端接技术 | 第25-32页 |
| ·反射形成的原因 | 第25-26页 |
| ·上升时间对反射的影响 | 第26-27页 |
| ·消除反射的匹配方案 | 第27-32页 |
| ·串扰噪声分析 | 第32-44页 |
| ·容性串扰 | 第33-35页 |
| ·感性串扰 | 第35-36页 |
| ·总串扰 | 第36-37页 |
| ·串扰的仿真分析 | 第37-44页 |
| ·串扰的最小化设计规则 | 第44页 |
| ·同步开关噪声分析 | 第44-46页 |
| ·地弹噪声的形成和危害 | 第44-45页 |
| ·减小地弹噪声的设计准则 | 第45-46页 |
| ·码间干扰 | 第46-48页 |
| ·ISI对时序及信号完整性的影响 | 第46-47页 |
| ·消除ISI的设计准则 | 第47-48页 |
| ·非理想互连问题 | 第48-49页 |
| ·传输线损耗 | 第48页 |
| ·介电常数的变化 | 第48-49页 |
| ·蛇形走线 | 第49页 |
| ·拐角 | 第49页 |
| ·小结 | 第49-50页 |
| 第4章 信号完整性中的时序分析 | 第50-63页 |
| ·公共时钟时序分析 | 第50-55页 |
| ·公用时钟时序方程 | 第52-55页 |
| ·公用时钟总线设计的经验法则 | 第55页 |
| ·源同步时序分析 | 第55-62页 |
| ·源同步时序方程 | 第57-60页 |
| ·根据眼图推导源同步时序方程 | 第60-61页 |
| ·其它的源同步方案 | 第61页 |
| ·源同步总线设计的经验法则 | 第61-62页 |
| ·其它总线信号传输技术 | 第62-63页 |
| ·时钟伴随 | 第62页 |
| ·时钟嵌入 | 第62-63页 |
| 第5章 信号完整性问题的检测 | 第63-73页 |
| ·检测信号完整性问题所需的条件 | 第64页 |
| ·测量信号完整性问题常用的测量仪器 | 第64-71页 |
| ·逻辑分析仪 | 第64-66页 |
| ·数字示波器 | 第66-70页 |
| ·综合逻辑分析仪和示波器来检测信号完整性问题 | 第70-71页 |
| ·信号完整性问题的检测 | 第71-72页 |
| ·阻抗的测量 | 第71-72页 |
| ·串扰的测量 | 第72页 |
| ·小结 | 第72-73页 |
| 第6章 高速并行总线互连设计实例 | 第73-79页 |
| ·设计实例简介 | 第73页 |
| ·时序分析 | 第73-74页 |
| ·仿真 | 第74-78页 |
| ·拓扑结构的确定 | 第74-76页 |
| ·解决问题1 | 第76页 |
| ·解决问题2 | 第76-78页 |
| ·小结 | 第78-79页 |
| 结束语 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 攻读学位期间发表的学术论文 | 第82-83页 |
| 致谢 | 第83页 |
