SoC中部分扫描结构可测性设计技术研究

摘要	第1-5页
Abstract	第5-7页
第一章绪论	第7-12页
·集成电路可测性设计的重要性	第7页
·SoC 中的可测性设计	第7-11页
·课题研究的主要内容和论文结构	第11-12页
第二章扫描结构测试概述	第12-20页
·集成电路测试分类	第12页
·结构测试	第12-14页
·扫描结构测试	第14-19页
·部分扫描结构测试	第19页
·本章小结	第19-20页
第三章BIST部分扫描算法研究	第20-39页
·部分扫描算法	第20-21页
·BIST 架构	第21-23页
·部分扫描算法试验平台	第23-25页
·PSBAST 算法	第25-37页
·去除长度大于一的存储单元反馈环	第25-32页
·可测性分析	第32-37页
·PSBAST 算法实验结果与分析	第37-38页
·本章小结	第38-39页
第四章Garfield芯片部分扫描设计实现	第39-47页
·Garfield 芯片架构	第39页
·Garfield 芯片可测性设计流程	第39-41页
·部分扫描结构实现	第41-44页
·结果分析与比较	第44-45页
·本章小结	第45-47页
第五章总结与展望	第47-49页
·总结	第47-48页
·展望	第48-49页
致谢	第49-50页
参考文献	第50-52页
附录	第52-54页
研究生期间已发表论文	第54页