| 第一章 绪论 | 第1-10页 |
| 1．1 课题背景及意义 | 第7-8页 |
| 1．2 国内外研究现状 | 第8页 |
| 1．3 整体设计思路及实现手段 | 第8-9页 |
| 1．4 论文主要工作及结构安排 | 第9-10页 |
| 第二章 VEGA处理器的体系结构 | 第10-20页 |
| 2．1 基于RISC构架处理器 | 第10-13页 |
| 2．2 VEGA模块结构划分 | 第13-14页 |
| 2．3 VEGA寄存器 | 第14-15页 |
| 2．4 系统控制协处理器 | 第15-16页 |
| 2．5 VEGA指令集体系 | 第16-20页 |
| 2．5．1 MIPS发展 | 第16-17页 |
| 2．5．2 MIPS指令类型 | 第17页 |
| 2．5．3 MIPS指令分类 | 第17-19页 |
| 2．5．4 VEGA指令及译码 | 第19-20页 |
| 第三章 VEGA流水线控制设计 | 第20-43页 |
| 3．1 指令流水线简介 | 第20-22页 |
| 3．2 VEGA五级流水线 | 第22-26页 |
| 3．2．1 五级流水线设计 | 第22-23页 |
| 3．2．2 数据冒险检测单元 | 第23-24页 |
| 3．2．3 结构冒险检测单元 | 第24-26页 |
| 3．3 异常处理子系统 | 第26-34页 |
| 3．3．1 预处理模块 | 第26-27页 |
| 3．3．2 Priority检测单元 | 第27-28页 |
| 3．3．3 Exception解决方案 | 第28-33页 |
| 3．3．3．1 Reset Exception处理 | 第28-30页 |
| 3．3．3．2 TLB Miss Exception处理 | 第30-31页 |
| 3．3．3．3 其余Exception处理 | 第31-33页 |
| 3．3．3．4 Exception软件处理入口地址 | 第33页 |
| 3．3．4 Interlock解决方案 | 第33-34页 |
| 3．4 系统控制协处理器堆中的Exception操作 | 第34-40页 |
| 3．5 流水线的性能分析 | 第40-42页 |
| 3．6 小结 | 第42-43页 |
| 第四章 VEGA系统仿真 | 第43-57页 |
| 4．1 设计规范 | 第43页 |
| 4．2 系统测试方法 | 第43-44页 |
| 4．3 仿真方法 | 第44-46页 |
| 4．3．1 交互式仿真方法 | 第44页 |
| 4．3．2 测试平台法 | 第44-46页 |
| 4．4 仿真方案设计 | 第46-53页 |
| 4．4．1 Forwarding仿真项目设计 | 第46页 |
| 4．4．2 HDU仿真项目设计 | 第46-47页 |
| 4．4．3 异常处理子系统仿真项目设计 | 第47-53页 |
| 4．4．3．1 Exception模块仿真项目设计 | 第50-51页 |
| 4．4．3．2 Stall模块仿真项目设计 | 第51-52页 |
| 4．4．3．3 Priority模块仿真项目设计 | 第52页 |
| 4．4．3．4 子系统测试 | 第52-53页 |
| 4．4．4 VEGA系统仿真项目设计 | 第53页 |
| 4．5 FPGA验证 | 第53-56页 |
| 4．5．1 综合 | 第54-55页 |
| 4．5．2 实现 | 第55-56页 |
| 4．5．2．1 网表翻译 | 第55页 |
| 4．5．2．2 映射 | 第55页 |
| 4．5．2．3 布局布线 | 第55-56页 |
| 4．5．2．4 产生配置文件 | 第56页 |
| 4．6 小结 | 第56-57页 |
| 第五章 结束语 | 第57-58页 |
| 附录A VEGA处理器中流水线异常源信号产生及定义 | 第58-60页 |
| 附录B VEGA的定义译码表 | 第60-62页 |
| 在学期间发表学术论文 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-66页 |
