| 图目录 | 第1-8页 |
| 表目录 | 第8-9页 |
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| ·课题背景 | 第11-12页 |
| ·课题研究内容 | 第12-13页 |
| ·本文主要工作 | 第13-14页 |
| ·本文结构 | 第14-15页 |
| 第二章 Viterbi译码算法及技术 | 第15-34页 |
| ·Viterbi译码算法 | 第15-20页 |
| ·卷积码编码方法 | 第15-18页 |
| ·收缩(Punctured)卷积编码 | 第18-19页 |
| ·Viterbi译码算法 | 第19-20页 |
| ·Viterbi改进算法 | 第20-21页 |
| ·回溯技术 | 第21-28页 |
| ·寄存器交换法 | 第21-22页 |
| ·回溯算法分类 | 第22-26页 |
| ·前向回溯算法 | 第26-28页 |
| ·回溯算法小结 | 第28页 |
| ·“加比选”单元实现技术 | 第28-31页 |
| ·Radix-2蝶型计算部件 | 第29-30页 |
| ·Radix-4蝶型计算部件 | 第30-31页 |
| ·Viterbi译码器实现的系统结构 | 第31-33页 |
| ·本章小结 | 第33-34页 |
| 第三章 Viterbi译码器系统结构 | 第34-42页 |
| ·Viterbi译码器系统结构 | 第34-36页 |
| ·Viterbi译码器的配置参数 | 第34页 |
| ·Viterbi译码器的系统结构 | 第34-36页 |
| ·Viterbi译码器功能模块 | 第36-40页 |
| ·解压缩单元 | 第36-37页 |
| ·分支代价计算单元 | 第37-38页 |
| ·“加比选”单元 | 第38-39页 |
| ·回溯部件 | 第39-40页 |
| ·Viterbi译码算法对硬件的要求 | 第40页 |
| ·本章小结 | 第40-42页 |
| 第四章 译码器设计与实现的关键技术 | 第42-56页 |
| ·软件模拟器 | 第42-45页 |
| ·软件模拟器构成 | 第42-43页 |
| ·噪音模拟 | 第43-45页 |
| ·概率回溯方法 | 第45-52页 |
| ·概率回溯方法的理论基础 | 第45-46页 |
| ·概率回溯方法的测试 | 第46-49页 |
| ·概率回溯的实现 | 第49-51页 |
| ·概率回溯技术特性 | 第51-52页 |
| ·Viterbi译码器相关参数的选择 | 第52-55页 |
| ·信号量化精度Q | 第52-55页 |
| ·回溯深度 | 第55页 |
| ·本章小结 | 第55-56页 |
| 第五章 Viterbi译码器的VLSI实现及其评测 | 第56-67页 |
| ·VLSI设计实现流程 | 第56-57页 |
| ·功能设计 | 第57-59页 |
| ·模块划分 | 第57-58页 |
| ·接口说明 | 第58-59页 |
| ·Viterbi译码器实现的行为级设计 | 第59-60页 |
| ·寄存器级设计 | 第60-62页 |
| ·数据通路的提取 | 第60-61页 |
| ·控制逻辑的提取 | 第61-62页 |
| ·Verilog语言描述阶段 | 第62页 |
| ·模拟测试和逻辑综合 | 第62-65页 |
| ·模拟测试 | 第62-65页 |
| ·逻辑综合 | 第65页 |
| ·性能评价 | 第65-66页 |
| ·本章小结 | 第66-67页 |
| 第六章 结束语 | 第67-70页 |
| ·对课题研究的总结 | 第67-68页 |
| ·进一步研究和探讨 | 第68-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-74页 |
| 附录 A: 攻读硕士期间发表的论文 | 第74-75页 |
| 附录 B: 测试数据 | 第75-81页 |