| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-16页 |
| §1.1 研究背景 | 第11-12页 |
| ·微处理器发展趋势 | 第11-12页 |
| ·应用需求对高性能微处理器存储系统的挑战 | 第12页 |
| §1.2 研究现状 | 第12-14页 |
| §1.3 研究内容 | 第14-15页 |
| §1.4 论文结构 | 第15-16页 |
| 第二章 同步数据触发处理器介绍 | 第16-29页 |
| §2.1 同步数据触发体系结构 | 第16-18页 |
| ·同步数据触发计算模型 | 第16-17页 |
| ·基于SDTA计算模型的超高性能多核处理器体系结构 | 第17-18页 |
| §2.2 GPP体系结构 | 第18-19页 |
| §2.3 PE体系结构 | 第19-26页 |
| ·PE总体结构 | 第19-20页 |
| ·Cluster结构 | 第20-21页 |
| ·存储流控制器结构 | 第21页 |
| ·Socket和互连总线 | 第21-22页 |
| ·流水线机制 | 第22-23页 |
| ·功能单元及其控制机制 | 第23-24页 |
| ·寄存器文件及其控制机制 | 第24-25页 |
| ·PE指令格式 | 第25-26页 |
| §2.4 SDTA处理器片上通信系统 | 第26-28页 |
| §2.5 多核同步机制 | 第28页 |
| §2.6 本章小结 | 第28-29页 |
| 第三章 SDTA处理器存储子系统 | 第29-52页 |
| §3.1 SDTA处理器的Cache一致性模型 | 第29-31页 |
| ·Cache一致性模型研究 | 第29-30页 |
| ·SDTA的Cache一致性模型 | 第30-31页 |
| §3.2 存储流控制器总体结构 | 第31-32页 |
| §3.3 DMA传输引擎 | 第32-41页 |
| ·DMA控制状态机 | 第33-34页 |
| ·DMA命令队列 | 第34-35页 |
| ·DMA工作模式 | 第35-36页 |
| ·优先级仲裁机制 | 第36-37页 |
| ·中断控制机制 | 第37-38页 |
| ·虚拟队列机制 | 第38-39页 |
| ·DMA编程模型 | 第39-40页 |
| ·寄存器设置 | 第40-41页 |
| §3.4 存储管理单元 | 第41-45页 |
| ·MMU结构 | 第42-43页 |
| ·地址转换功能 | 第43-44页 |
| ·MMU性能优化技术 | 第44-45页 |
| §3.5 指令Cache | 第45-47页 |
| ·指令Cache结构 | 第45-46页 |
| ·指令Cache低功耗技术 | 第46-47页 |
| §3.6 局部存储器 | 第47页 |
| §3.7 外部存储器控制器 | 第47-51页 |
| §3.8 本章小结 | 第51-52页 |
| 第四章 SDTA处理器存储子系统VLSI实现及性能评测 | 第52-60页 |
| §4.1 SDTA存储子系统VLSI实现结果 | 第52-53页 |
| ·VLSI实现流程 | 第52页 |
| ·VLSI实现结果 | 第52-53页 |
| §4.2 SDTA存储子系统功能验证 | 第53-54页 |
| §4.3 SDTA存储子系统性能测试 | 第54-59页 |
| ·综合性能测试 | 第54-56页 |
| ·多媒体程序性能测试 | 第56-58页 |
| ·加解密程序性能测试 | 第58-59页 |
| ·总结 | 第59页 |
| §4.4 本章小结 | 第59-60页 |
| 第五章 结束语 | 第60-62页 |
| §5.1 工作总结 | 第60-61页 |
| §5.2 未来展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 攻读硕士学位期间发表的论文 | 第67页 |