网络处理器高带宽数据总线接口模块设计研究
| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-15页 |
| ·网络处理器的发展 | 第9-11页 |
| ·课题的研究背景及意义 | 第11-12页 |
| ·论文的主要工作及安排 | 第12-15页 |
| 第二章 网络处理器与互联网路由结构 | 第15-25页 |
| ·基于Internet 的网络互联结构 | 第15-18页 |
| ·网络分层结构 | 第15-16页 |
| ·Internet 网络交换设备 | 第16页 |
| ·Internet 中的路由结构 | 第16-18页 |
| ·网络处理器结构及应用 | 第18-22页 |
| ·网络处理器体系结构 | 第18-20页 |
| ·网络处理器的数据流和控制流 | 第20页 |
| ·网络处理器针对路由应用的特点 | 第20-21页 |
| ·数据通路的带宽和吞吐率 | 第21-22页 |
| ·数据总线接口的设计目标 | 第22-24页 |
| ·总线接口的设计功能指标 | 第22-23页 |
| ·接口数据的传输方式 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 网络处理器数据总线接口的研究与实现 | 第25-43页 |
| ·数据总线接口的总体设计 | 第25-27页 |
| ·总线接口模块划分 | 第25-26页 |
| ·总线接口功能简介 | 第26-27页 |
| ·控制与状态寄存器模块的配置 | 第27-29页 |
| ·接收状态机寄存器 | 第27-28页 |
| ·发送状态机寄存器 | 第28页 |
| ·模式配置寄存器 | 第28-29页 |
| ·仲裁模块的设计 | 第29-31页 |
| ·仲裁器模块设计 | 第29-30页 |
| ·总线仲裁器工作方式 | 第30-31页 |
| ·数据缓冲存储模块 | 第31-34页 |
| ·缓冲 FIFO 存储格式 | 第31-32页 |
| ·数据缓冲存储模块结构 | 第32-34页 |
| ·接收模块的设计 | 第34-37页 |
| ·接收模块结构设计 | 第34页 |
| ·接收模块工作流程 | 第34-35页 |
| ·部分端口说明 | 第35页 |
| ·接收状态机状态图 | 第35-37页 |
| ·发送模块的设计 | 第37-39页 |
| ·发送模块结构设计 | 第37页 |
| ·发送状态图及数据流程 | 第37-38页 |
| ·TFIFO 控制字段格式 | 第38-39页 |
| ·部分端口说明 | 第39页 |
| ·端口控制模块的设计 | 第39-40页 |
| ·本章小结 | 第40-43页 |
| 第四章 数据总线接口的功能仿真 | 第43-59页 |
| ·数据总线接口的仿真环境 | 第43-45页 |
| ·模块级仿真结果及分析 | 第45-53页 |
| ·接收模块仿真结果 | 第45-48页 |
| ·发送模块仿真结果 | 第48-51页 |
| ·总线仲裁器仿真结果 | 第51-53页 |
| ·系统级仿真结果及分析 | 第53-56页 |
| ·全双工1-2MAC 模式 | 第53-54页 |
| ·半双工1-2MAC 模式 | 第54-55页 |
| ·半双工快速模式 | 第55-56页 |
| ·本章小结 | 第56-59页 |
| 第五章 结束语 | 第59-61页 |
| 致谢 | 第61-63页 |
| 参考文献 | 第63-66页 |
| 研究成果 | 第66-67页 |
