高性能低噪声锁相环分析与设计
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-13页 |
| 第一章 绪论 | 第13-19页 |
| ·锁相环概述 | 第13-15页 |
| ·相位噪声和时钟抖动 | 第15-17页 |
| ·相位噪声 | 第15页 |
| ·时钟抖动 | 第15-17页 |
| ·本文主要工作 | 第17-18页 |
| ·本文的结构 | 第18-19页 |
| 第二章 锁相环设计和建模 | 第19-29页 |
| ·锁相环设计方法 | 第19-25页 |
| ·理想建模 | 第19-21页 |
| ·环路参数确定 | 第21-24页 |
| ·电路参数确定 | 第24页 |
| ·参数验证和调整 | 第24-25页 |
| ·电路级建模 | 第25-28页 |
| ·时域模型 | 第25-26页 |
| ·频域模型 | 第26-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 低噪声锁相环设计理论 | 第29-52页 |
| ·固有相位噪声理论分析 | 第29-41页 |
| ·电荷泵噪声建模 | 第30-32页 |
| ·滤波器噪声建模 | 第32-34页 |
| ·压控振荡器噪声建模 | 第34-38页 |
| ·分频器噪声建模 | 第38-39页 |
| ·整体噪声性能分析 | 第39-41页 |
| ·相位噪声电路级建模与分析 | 第41-47页 |
| ·相位噪声建模 | 第41-44页 |
| ·各部件噪声对输出相位噪声的贡献 | 第44-46页 |
| ·输出噪声改进方法 | 第46-47页 |
| ·低噪声锁相环设计方法 | 第47-51页 |
| ·优化环路带宽 | 第48-50页 |
| ·优化电路参数 | 第50-51页 |
| ·本章小结 | 第51-52页 |
| 第四章 低噪声锁相环实现 | 第52-63页 |
| ·低噪声锁相环设计 | 第52-55页 |
| ·低噪声锁相环实现 | 第52-53页 |
| ·行为级模拟验证 | 第53-54页 |
| ·电路级模拟验证 | 第54-55页 |
| ·低噪声锁相环整体测试芯片设计 | 第55-62页 |
| ·高频时钟输出缓冲器设计 | 第56-58页 |
| ·测试芯片结构和模拟结果 | 第58-61页 |
| ·非最优带宽和最优带宽下输出时钟抖动特性比较 | 第61-62页 |
| ·本章小结 | 第62-63页 |
| 第五章 结束语 | 第63-65页 |
| ·本文的工作总结 | 第63页 |
| ·工作展望 | 第63-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 作者在学期间取得的学术成果 | 第69页 |
