基于FPGA的RS（255，223）编解码器的高速并行实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-11页 |
| 第一章 引言 | 第11-14页 |
| ·研究背景 | 第11-12页 |
| ·RS 码编解码的实现途径 | 第12-13页 |
| ·本论文的内容安排 | 第13-14页 |
| 第二章 通信系统模型及信道编码分析 | 第14-26页 |
| ·信道编码定理 | 第14-15页 |
| ·有限域 | 第15-17页 |
| ·线性分组码 | 第17-21页 |
| ·循环码 | 第21-22页 |
| ·BCH 码 | 第22-24页 |
| ·RS 码 | 第24-25页 |
| ·本章小结 | 第25-26页 |
| 第三章 RS（255，223）编码器设计 | 第26-39页 |
| ·有限域加法器与乘法器设计 | 第26-29页 |
| ·GF(2)有限域运算原理 | 第26-27页 |
| ·有限域加法器设计 | 第27页 |
| ·有限域任意系数乘法器设计 | 第27-28页 |
| ·有限域常系数乘法器设计 | 第28-29页 |
| ·编码器总体框图 | 第29-30页 |
| ·子模块设计 | 第30-38页 |
| ·SYNC 模块 | 第30-33页 |
| ·PE 模块 | 第33-38页 |
| ·本章小结 | 第38-39页 |
| 第四章 RS（255，223）译码器设计 | 第39-75页 |
| ·译码器总体结构 | 第39-41页 |
| ·IS 模块设计 | 第41-43页 |
| ·IS 模块数据格式 | 第41页 |
| ·IS 模块设计实现 | 第41-43页 |
| ·SC 模块 | 第43-47页 |
| ·SC 模块算法 | 第43-45页 |
| ·SC 模块设计 | 第45-47页 |
| ·KES 模块 | 第47-56页 |
| ·ME 算法分析 | 第47-49页 |
| ·ME 模块设计实现 | 第49-56页 |
| ·CS 模块设计 | 第56-64页 |
| ·CS 模块算法分析 | 第56-59页 |
| ·CS 模块设计 | 第59-64页 |
| ·EE 模块 | 第64-70页 |
| ·EE 模块算法原理 | 第64-65页 |
| ·EE 模块设计实现 | 第65-70页 |
| ·DELAY RAM 模块设计 | 第70-72页 |
| ·OS 模块设计 | 第72-74页 |
| ·本章小结 | 第74-75页 |
| 第五章 验证及测试 | 第75-90页 |
| ·C++仿真平台 | 第75-80页 |
| ·仿真平台概述 | 第75-79页 |
| ·仿真平台测试 | 第79-80页 |
| ·代码仿真及综合 | 第80-86页 |
| ·各模块仿真结果 | 第80-85页 |
| ·综合结果 | 第85-86页 |
| ·测试 | 第86-89页 |
| ·本章小结 | 第89-90页 |
| 第六章 结论和展望 | 第90-92页 |
| ·结论 | 第90页 |
| ·展望 | 第90-92页 |
| 致谢 | 第92-93页 |
| 参考文献 | 第93-95页 |
| 个人简历、在学期间的研究成果及发表的学术论文 | 第95-96页 |
