| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第14-15页 |
| 缩略语对照表 | 第15-20页 |
| 第一章 绪论 | 第20-26页 |
| 1.1 研究背景与意义 | 第20-21页 |
| 1.2 时域交织ADC研究现状及技术挑战 | 第21-22页 |
| 1.3 论文研究内容与创新点 | 第22-24页 |
| 1.3.1 研究内容 | 第22-23页 |
| 1.3.2 主要贡献及创新点 | 第23-24页 |
| 1.4 论文的组织结构 | 第24-26页 |
| 第二章 时域交织ADC基本原理与通道失配 | 第26-46页 |
| 2.1 多通道时域交织ADC基本原理 | 第26-27页 |
| 2.2 通道间静态失配及校准技术 | 第27-35页 |
| 2.2.1 失调失配 | 第27-31页 |
| 2.2.2 增益失配 | 第31-35页 |
| 2.3 通道间动态失配及校准技术 | 第35-41页 |
| 2.3.1 时钟偏差 | 第35-39页 |
| 2.3.2 带宽失配 | 第39-41页 |
| 2.4 通道间非线性失配 | 第41-43页 |
| 2.5 时钟抖动 | 第43页 |
| 2.6 本章小结 | 第43-46页 |
| 第三章 数字后台校准算法研究 | 第46-72页 |
| 3.1 现有时钟偏差校准技术 | 第46-53页 |
| 3.1.1 模拟方法 | 第46-49页 |
| 3.1.2 数模混合方法 | 第49-52页 |
| 3.1.3 数字方法 | 第52-53页 |
| 3.2 数字校准算法原理 | 第53-54页 |
| 3.3 数字探测模块 | 第54-59页 |
| 3.4 数字补偿模块 | 第59-65页 |
| 3.4.1 Lagrange微分器 | 第59-62页 |
| 3.4.2 微分器误差分析 | 第62-64页 |
| 3.4.3 补偿模块结构 | 第64-65页 |
| 3.5 校准算法整体实现及仿真结果 | 第65-69页 |
| 3.6 本章小结 | 第69-72页 |
| 第四章 10位150MS/s单通道SARADC | 第72-96页 |
| 4.1 系统研究 | 第72-82页 |
| 4.1.1 高速SARADC背景介绍 | 第72-74页 |
| 4.1.2 非二进制算法 | 第74-77页 |
| 4.1.3 开关时序及整体结构 | 第77-80页 |
| 4.1.4 线性度及建立时间分析 | 第80-82页 |
| 4.2 关键模块电路实现 | 第82-87页 |
| 4.2.1 电容阵列 | 第82-83页 |
| 4.2.2 高速动态比较器 | 第83-85页 |
| 4.2.3 SAR控制逻辑单元 | 第85页 |
| 4.2.4 异步时钟产生电路 | 第85-86页 |
| 4.2.5 译码器 | 第86-87页 |
| 4.3 版图布局 | 第87-91页 |
| 4.3.1 电容阵列匹配性研究 | 第88-89页 |
| 4.3.2 比较器匹配性原则 | 第89-90页 |
| 4.3.3 整体版图布局及芯片实现 | 第90-91页 |
| 4.4 芯片测试结果与分析 | 第91-95页 |
| 4.5 本章小结 | 第95-96页 |
| 第五章 10位600MS/s四通道时域交织SARADC | 第96-128页 |
| 5.1 四通道时域交织SARADC | 第96-99页 |
| 5.1.1 整体结构 | 第97页 |
| 5.1.2 通道匹配性分析 | 第97-99页 |
| 5.2 数字校准算法设计 | 第99-107页 |
| 5.3 关键电路设计实现 | 第107-122页 |
| 5.3.1 时钟分频器 | 第107-110页 |
| 5.3.2 采样开关 | 第110-114页 |
| 5.3.3 参考电压产生器 | 第114-120页 |
| 5.3.4 LVDS驱动器 | 第120-121页 |
| 5.3.5 整体版图 | 第121-122页 |
| 5.4 芯片测试结构及分析 | 第122-127页 |
| 5.5 本章小结 | 第127-128页 |
| 第六章 总结与展望 | 第128-130页 |
| 6.1 工作总结 | 第128-129页 |
| 6.2 未来工作展望 | 第129-130页 |
| 参考文献 | 第130-138页 |
| 致谢 | 第138-140页 |
| 作者简介 | 第140-142页 |